JPH045029Y2 - - Google Patents

Description

【考案の詳細な説明】 （産業上の利用分野） この考案はプリント配線基板上の回路パターン
の電気的な導通特性及び絶縁特性の検査に使用さ
れるプリント配線基板の試験用ブリツジに関する
ものである。

（従来の技術） 電子機器等に内蔵されるプリント配線基板はそ
の機能の信頼性を保証するため、この配線基板上
に部品を実装する前の時点でチエツクが必要であ
る。即ち、そのプリント配線基板上の部品間・端
子間の各回路・配線パターンについてそれぞれ電
気的な導通特性チエツク及び絶縁特性チエツクが
それぞれ個別に実施されるのであるが、この様な
チエツク乃至検査は従来、被検査部位を切り替え
るための接点としてリードリレーを用いたチエツ
ク装置で実施されていた。多数のリードリレーを
用いる、この様なチエツク装置ではプリント配線
基板上の配線１本当たりのチエツク時間は
10msec程度を必要としている。

従つて、例えば、寸法300mm×300mmの４層プリ
ント配線基板では、その１枚当たりの配線本数は
1000〜2000本となり、そのプリント配線基板１枚
の総チエツク時間は10〜20秒程度となる。

しかして、上記の如き、プリント配線基板の部
品実装密度は、上記にとどまるものではなく、更
に著しく高密度になつてきている。特に、中、大
型コンピユータ等に使用されるプリント配線基板
では、前記の４層を超えて６層、８層（更には12
層）となり、又こうなる趨勢になつている。そし
てその配線パターン密度はこのプリント配線基板
上に実装される部品の集積化・小型化の相乗効果
で、前記の４層の場合の５〜６倍になつているの
が実状である。従つて、この様に多層度・パター
ン密度が高くなるにつれ、製造ラインに比して、
より多くの検査部門における作業の遅延が生じ
て、全生産ラインが円滑に進行せず、故に現状よ
り高速のチエツク手段の出現が要請されていた。

（考案が解決しようとする問題点） この考案は上記に鑑み、プリント配線基板、特
に多層かつ高パターン密度のプリント配線基板を
高速で、前記の導通及び絶縁チエツクを実施する
プリント配線基板の試験用ブリツジを提供するも
のである。

（問題点を解決するための手段） この考案を、その一実施例を示す図に基づいて
説明すれば以下の通りである。即ち、この考案の
プリント配線基板の試験用ブリツジは、第１図に
おいて、第１のｎチヤンネルパワー（power）
MOS（metal oxide semiconductor）−FET
（field effecttransistor）１のドレイン（drain）
端子２及び第２のｎチヤンネルパワーMOS−
FET６のドレイン端子７のそれぞれを電源の一
方の電極の端子５と接続し、前記第１のｎチヤン
ネルパワーMOS−FET１のソース（source）端
子３の第３のｎチヤンネルパワーMOS−FET１
０のドレイン端子１１と接続し、前記第２のｎチ
ヤンネルパワーMOS−FET６のソース端子８を
第４のｎチヤンネルパワーMOS−FET１４のド
レイン端子１５に接続し、前記第３のｎチヤンネ
ルパワーMOS−FET１０のソース端子１２及び
第４のｎチヤンネルパワーMOS−FET１４のソ
ース端子１６を前記電源の他方の電極の端子１８
と接続し、そして前記第１のｎチヤンネルパワー
MOS−FET１のソース端子３（又は第３のｎチ
ヤンネルパワーMOS−FET１０のドレイン端子
１１）を一方の出力端子１９とし、第２のｎチヤ
ンネルパワーMOS−FET６のソース端子８（又
は第４のｎチヤンネルパワーMOS−FET１４の
ドレイン端子１５）を他方の出力端子２０とし、
そして前記各ｎチヤンネルパワーMOS−FETの
各ゲート端子をその電流導通のコントロール端子
としたことを特徴としている。

第１図に示す実施例は上記したようにパワー
MOS−FETとしてｎ−チヤンネルのそれを使用
しており、この場合、上記の電源の一方の電極の
端子５は＋（プラス）極に接続し、電極の他方の
端子１８は−（マイナス）極に接続する。

（作用） 次に本考案のプリント配線基板の試験用ブリツ
ジの作用を説明すると、第１図において、第１の
ｎチヤンネルパワーMOS−FET１のゲート端子
４及び第４のｎチヤンネルパワーMOS−FET１
４のゲート端子１７にそれぞれHighの電圧を印
加して各ゲートをONにし、第２のｎチヤンネル
パワーMOS−FET６のゲート端子及び第３のｎ
チヤンネルパワーMOS−FET１０のゲート端子
１３のいずれもがLow電圧の状態にしてその各
ゲートをOFFにすると、一方の出力１９及び他
方の出力端子２０にプローブ等を介してこの回路
に接続されたプリント配線基板２１上の回路のあ
る配線２２には一方の出力端子１９から他方の出
力端子２０へと電流が流れる。

つぎに、上記と逆の操作を実施して、すなわち
第２のｎチヤンネルパワーMOS−FET６のゲー
ト端子９及び第３のｎチヤンネルパワーMOS−
FET１０のゲート端子１３をHighの電圧を印加
してその各ゲートをONにし、一方第１のｎチヤ
ンネルパワーMOS−FET１のゲート端子４及び
第４のｎチヤンネルパワーMOS−FET１４のゲ
ート端子１７の電圧をOFFにした場合は前記の
プリント配線基板２１上の回路の或る配線２２に
は他方の出力端子２０から一方の出力端子１９に
電流が流れる。

（考案の効果） この考案は上述したように、ｎチヤンネルパワ
ーMOS−FETを用いたものであるから、高速の
スイツチング動作をすることができる。Ｐチヤン
ネルのそれに比しても、更に３倍程度高速のスイ
ツチング動作をすることができた。すなわち、配
線チエツク時間は配線１本当たり100μsec以下で
あり、前記した従来のそれと比較してその1/100
の所要時間で検査をすることが出来た。

また、これらｎチヤンネルパワーMOS−FET
の複数を特定のブリツジ状に接続して、上記のｎ
チヤンネルパワーMOS−FETの導通をそのゲー
ト端子で制御するものであるから、被検査体であ
るプリント配線基板上の回路・配線に両方向から
電流を流すことができる等々の顕著な効果があ
る。

【図面の簡単な説明】

第１図はこの考案のプリント配線基板の試験用
ブリツジの１実施例の回路図である。 図中、１……第１のｎチヤンネルパワーMOS
−FET、５……電源の＋極の端子、６……第２
のｎチヤンネルパワーMOS−FET、１０……第
３のｎチヤンネルパワーMOS−FET、１４……
第４のｎチヤンネルパワーMOS−FET、１８…
…電源の−極の端子、１９……一方の出力端子、
２０……他方の出力端子。

Claims (1)

【実用新案登録請求の範囲】
1. 第１のｎチヤンネルパワーMOS−FETのドレ
   イン端子及び第２のｎチヤンネルパワーMOS−
   FETのドレイン端子のそれぞれを電源の一方の
   電極と接続し、前記第１のｎチヤンネルパワー
   MOS−FETのソース端子を第３のｎチヤンネル
   パワーMOS−FETのドレイン端子と接続し、前
   記第２のｎチヤンネルパワーMOS−FETのソー
   ス端子を第４のｎチヤンネルパワーMOS−FET
   のドレイン端子に接続し、前記第３のｎチヤンネ
   ルパワーMOS−FETのソース端子及び第４のパ
   ワーMOS−FETのソース端子を前記電源の他方
   の電極と接続し、そして前記第１のｎチヤンネル
   パワーMOS−FETのソース端子を一方の出力端
   子とし、第２のｎチヤンネルパワーMOS−FET
   のソース端子を他方の出力端子と、そして前記各
   ｎチヤンネルパワーMOS−FETの各ゲート端子
   をその電流導通のコントロール端子としたことを
   特徴とするプリント配線基板の試験用ブリツジ。