JPH04501025A - サイン振幅変換に対する高分解能位相 - Google Patents

Abstract

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Description

【発明の詳細な説明】 サイン振幅変換に対する高分解能位相 発明の背景 発明の分野 本発明は周波数合成、および特に位相データを周期関数の振幅に変換するための ルックアップテーブルを使用するダイレクトデジタルシンセサイザに関する。本 発明はさらに、インクリメント位相値をメモリサイズあたりの出力精度を増加す るための級数展開技術を使用するサイン振幅数に変換するための方法および装置 に関する。

技術の背景 遠隔の或いは移動する使用者を含む進歩したデジタル通信システムおよび中継シ ステムの市販の可能性は、複数の要点となる設計要素および使用者の要求に依存 する。回路素子は、多数の使用者に便宜を図るための高い周波数および分解能に よる高速データ転送を提供せねばならない。回路構成は製造する際に比較的費用 がかからずその一方高い信頼度があること、そして移動する使用者に低出費を提 供するための最小の電力を消費することを必要とする。

ダイレクトデジタルシンセサイザ（ＤＤＳ）回路は、基準の或いは搬送波の周波 数源として進歩したデジタル通信応用に対して非常に有用である。ＤＤＳ回路は 、電力消費を減少するため大規模集積回路とすることができ、一方信頼度を増加 し生産コストを減少し高速および高分解能動作を保持するための比較的少ない数 の個別部品或いは内部部分を使用することもできる。

ダイレクトデジタルシンセサイザは一般に、位相の個別のインクリメントの形状 である位相データをアキュムレータ内に累算し、そこからこれらのものは周期的 に振幅変換器に対する位相へ転送される。位相データはそのとき、その位相で所 望された周期関数の振幅に対応する振幅と相関する。すなわち、典型的にサイン 波である選択された周期関数は所定の位相での所定の振幅を有し、したがって振 幅値は各入力位相値に対して選択される。選択或いは変換の処理は一般に、周期 関数の所定の位相位置に対応する予め選択された振幅を含む読出専用メモリ（Ｒ ＯＭ）回路内に記憶されたサインルックアップテーブルを利用する。

ＤＤＳ出力のスペクトル純度は、ＲＯＭに記憶された振幅値の精度或いは分解能 、および振幅変換とデジタルアナログ変換とのステップに対する位相内の量子化 エラーによって決定される。デジタルアナログ変換の分解能は偽雑音の発生と同 様、ＤＡＣへの入力データの分解能に依存する。すなわち、ｎビット幅のデジタ ル振幅入力データに対して、出力雑音レベルは、通常ＤＡＣ入力ビットあたり６ ｄＢ程度のような、゛ビット幅あたりの相当量を減少する。１２ビツトのＤＡＣ 入力或いは振幅出力は、雑音スパー（ｓｐｕｒ）の電力レベル内で約７２ｄＢの 減少を提供する。それ故に、ＤＡＣ段階の量子化エラーおよび偽雑音を減少する ようなＲＯＭ出力の分解能を増加させることが要望される。これは振幅値が、雑 音を減少させるためにできるだけ高い分解能或いはビット幅でＲＯＭ内に形成さ れ或いは記憶される必要があることを意味する。

しかし、振幅値の分解能がより高くなるにつれて或いはビットの大きさがより大 きくなるにつれて、ＲＯＭは大きくなる。不運にもより大きなＲＯＭ容量は、よ り高い電力消費、ＲＯＭ構造に勘定されるより大きな部分、より低い信頼度、よ り遅い速度、そしてより著しいコストの増加を意味する。

改善された分解能を得るためにＲＯＭの大きさを拡張することは、ＤＤＳに対す る関連した動作パラメータに関して減少するみかえりとなる。それ故にＤＤＳは 、コストのような他の要素を最適にするためのより限定された分解能で構成され る。

サイン変換中の量子化エラーを減少し、および効果的な分解能を増加する試みに おいて技術は少しではあるが改善されてきた。あるこのような技術は、その振幅 が最終出力を提供するために計算され一緒に合計される２つの位相角度に入力位 相データが分配されることが示される、“Ａ　ＤｉｇｉｇｔａｌＦｒｅｑｕｅｎ ｃｙ　５ｙｎｔｈｅｓｉｚｅｒ　”　、Ｊ、Ｔｉｅｒｎｅｙ、　ＩＥＥＥ　Ｔｒ ａｎｓ、　Ａｕｄｉｏ。

Ｅｌｅｃｔｒｏａｃｏｕｓｔ、、　Ｖｏｌ　ＡＵ−１９，４８ページ、　１９７ １年３月　に記載されている。別の技術は、−緒に合計される小さな振幅のイン クリメントに３つの位相角度が変換されることが示された、“０ＭＯ８／ＳＯ８ Ｆｒｅｑｕｅｎｃｙ　５ｙｎｔｈｅｓｉｚｅｒ　ＬＳＩ　Ｃ１ｒｃｕｉｔ　ｆｏ ｒＳｐｒｅａｄ　５ｐｅｃｔｒｕ＋ｇ　Ｃｏａ＋ｍｕｎｉｃａｔｉｏｎｓ　”　 、Ｄ、　Ａ、　５ｕｎｄｅｒｌａｎｄ。

ｅｔ、ａｌ、　ＩＥＥＥ　Ｊｏｕｒｎａｌｏｆ　５ｏｌｉｄ−８ｔａｔｅ　Ｃｆ ｒｃｕｉｔｓ、　Ｖｏｌ　５Ｃ−１９゜Ｎｏ、４．４９７乃至５０５ページ、　 １９８４年８月　に記載されている。

これらの方法はＲＯＭ変換方法から生じる量子化エラーを助長するために、振幅 変換方法の出力の精度は著しく増加してはいない。

高精度は、進歩した通信周波数源を提供するために高分解能に加えて必要とされ る。すなわち、分解能が高く偽雑音が最小に押さえられていても、対応する周波 数が知られているが、精度もまた高くなければならない。高精度は、正確のため にエラーのない細い同調および進歩した通信内における再現できる周波数選択を 提供することを必要とされる。

精度はまた、ＲＯＭ内に記憶されたデータのビット幅を増加することによって増 加することができる。しかし前記のとおり、これは変換方法および装置の全体的 な性能を低下させる。代わりに、ルックアップテーブルなしで、入力位相値から の直接的な振幅値の純粋な計算を実行する回路が提供される。これは著しく程度 の高い精度によって遂行される。しかし、計算処理はより遅く、サイン変換処理 の速度を遅くする。

同時に、純粋な計算回路は一般に、使用される多様な内部構成要素に対して付加 的な空間を必要とする。

必要とされているのは、位相データを最小のメモリサイズに対する高精度および 分解能出力の振幅データに変換するための方法および装置である。その方法は、 ルックアップテーブルと関連してしかも純粋な計算回路と関連する増加した精度 をもって、高速度で変換を実行しなければならない。変換装置は、最小の回路面 積或いは構成要素を備えた非常に高いクロックレイトでの高精度出力を生じさせ る方法を実行するために必要とされる。

概要 技術の上記問題および欠点を考慮すると、本発明の１つの目的は、位相インクリ メントデータを最小のメモリサイズに対する増加した精度を備えた振幅データに 変換することである。

本発明の利点は、振幅データおよびその微分を記憶するために必要とされるメモ リサイズが所定の出力精度に対して小さいという点である。

本発明の別の目的は、デジタル位相データを高精度を備えたサイン関数のデジタ ル振幅に変換するための装置を提供することである。

本発明の他の利点は位相データのサイン振幅データへの変換が高いクロックレイ トでできることである。

本発明のさらに別の目的は、位相データの変換に対する級数展開を、出力振幅デ ータの精度を増加する振幅データに適用することである。

本発明の別の目的は、位相データのサイン振幅データへの変換が、記憶されたテ ーブルの大きさを減少する象限のマツプに編入されるという点である。

これらのおよび他の目的、対象、および利点は、位相データを上方および下方の 位相インクリメントに分割するステップを含み、上方の位相インクリメントに関 するティラー級数展開を実行する予め選択された周期関数の振幅データに、位相 データを変換するための方法の中に見出だされる。ティラー級数展開は、少なく とも３項を発生し、および周期関数のＮ−１次微分を発生し、下方の位相インク リメントのＮ−１乗、　Ｎ−１の階乗の逆数を形成することで各Ｎ番項が作られ これらを加算し、　Ｎ−１次微分と下方位相インクリメントの寡と　Ｎ−１の階 乗の逆数とを乗算することとによって形成される。好ましい実施例において振幅 は、Ｎ番目の級数項としての上方の位相インクリメントに応じて周期関数を前記 上方位相インクリメントに適用することによって発生される。振幅はＮ番目、一 般にＮは１に等しい、の項を含む、複数の連続級数項を規定する。振幅の第１次 、および少なくとも第２次微分が発生される。

下方の位相インクリメントと予め定められた単位変換因数との積が形成され、　 Ｎ＋１　の級数項を形成するために振幅の第１次微分と乗算される。下方の位相 インクリメントおよび単位変換因数とは平方され、　Ｎ＋２　級数展開項を形成 するために第２次微分と乗算される。　Ｎ＋１　およびＮ＋２　級数項は、最終 出力を形成するための　Ｎ＋１　級数項にさらに加算される第１の加数を形成す るために一緒に加算される。

本発明の方法はさらに、Ｙが２より大きい前記上方位相インクリメントに応じた 前記振幅の　Ｎ＋Ｙ　次微分の発生を含む。単位変換因数と前記下方位相インク リメントの積は、Ｎ＋Ｙ　級数因数を形成するために　Ｎ＋Ｙ　乗され、Ｎ＋Ｙ 　次微分と乗算され、第１の出力に加算される。

一般に入力位相データは、０とπ。との間の幅にわたるインクリメント内の位相 アキュムレータによって提供される。

この幅全体を扱うために所望された回路の大きさを縮小するために、入力データ は４象限の１つにマツプされ、０とπ／２との間の単一の象限内にイメージされ る。入力位相の関連した象限の位置は、出力での入力位相データに対する適切な 象限をもたらすための位相入力か或いは振幅出力の信号を調整するための象限の フォルタによって使用される。

振幅および微分の値は、上方位相インクリメントをデータアドレスとしてのサイ ンおよび第１次微分、コサイン、ＲＯＭそれぞれに導入することで生成される。

第３の級数項は、下方の位相インクリメントの値をデータアドレスの部分として の展開項ＲＯＭに導入することによっておよび振幅をデータアドレスの残りの部 分としてのＲＯＭ項に導入することによって生成される。

本発明のステップを遂行する装置は、上方および下方の位相インクリメントそれ ぞれに位相データを分割するための振幅と、上方位相インクリメントに応じた予 め選択された関数に対する振幅の少なくとも第１と第２次微分を発生させるため の記憶手段に接続された入力手段を具備する。記憶手段および入力手段に接続さ れたデジタル乗算素子は、第１次微分および下方位相インクリメントを受信し、 そして第２の級数項を生成するためにそれらを一緒に乗算する。第３の級数項発 生装置はまた、入力手段および、第２次微分と下方位相イ次微分と平方した下方 位相インクリメントの値との積に対応する項を発生させるための記憶手段に接続 されている。第１、第２、第３の級数項はデジタル加算素子によって一緒に加算 される。

本発明の別の態様において加算素子は、乗算素子に接続された第１のデジタル加 算器、および第１の加数を形成するために第２と第３の級数項を合計するための 項発生装置を具備する。第２のデジタル加算器は、第１の加数と出力振幅を形成 するための振幅とを合計するための第１に接続される。出力手段は、出力振幅を 他の装置に転送するための第２の加算器手段に接続される。

記憶手段は、予め定められたサイン値を記憶するためのサインＲＯＭの形である 振幅記憶手段と、予め定められたコサイン値を記憶するためのコサインＲＯＭの 形である微分記憶手段とを具備し、その両者は上方位相インクリメントに応じた 出力を提供する。項発生装置は、下方インクリメント位相データの平方とサイン データの予め定められた積の値を記憶する展開項ＲＯＭを具備する。入力はさら に、位相データが存在する４つの象限の内のどの象限にするかを決定する象限検 出器と、振幅データの基礎となる位相データに対する原点の正しい象限をもたら すための出力振幅の信号を改めるため入力と出力との間に接続された象限調整手 段とを具備する。

図面の簡単な説明 同様の特性が同様の部分に関連する添付の図面に関して記載されるときに、本発 明の新しい特徴は添付の記載からより深く理解でき、 第１図は基本のＤＤＳ回路の概略図であり、第２図は、本発明の原理によって構 成されおよび動作するＤＤＳ回路内での使用のためのサイン変換回路を示し、第 ３図は、第２図のサイン変換回路の１実施例のより詳細な概略図を示し、 第４図は、第３図の回路を満たす際に使用される多ビツトデータワードの相対的 なビット位置を示す。

好ましい実施例の詳細な説明 本発明は、高分解能アナログ波形に変換するためのダイレクトデジタルシンセサ イザ（ＤＤＳ）回路内に高精度サイン振幅データを生成する。高精度は級数展開 を、サインルックアップ処理の部分としての入力位相データに適用することによ って得られる。変換装置は、入力位相データを上方と下方の位相インクリメント 或いは級数展開の項を計算するための基礎として使用される角の変位に分離する ために形成される。

位相値は展開のための複数の級数項を提供するための最小の回路を使用する最小 のメモリサイズ内で高速で処理される。

適切な因数は個々の級数項と、所望された振幅出力を生成するため合計された値 とが乗算される。

典型的なりＤＳ回路の主要な構成要素および動作は、第１図でブロック図として 示されている。第１図においてダイレクトデジタルシンセサイザ１０は、位相ア キュムレータ１２と、サインルックアップＲＯＭ１４と、デジタルアナログ変換 器（ＤＡＣ）　ｌｆｔとを具備する。バンドパス、フィルタ１８は所望された場 所で使用されることができる。ＤＤＳＩＯは、一定のクロックレイトで出力の周 波数を決定する位相内のインクリメントの変化を累算することと、累算された位 相をＲＯＭルックアップテーブル１４のような装置を使用する振幅データに変換 することと、結果として生じたデジタル振幅をＤＡＣ１８を使用するアナログ形 状に変換することによって作動される。

位相インクリメントデータは普通、所望された位相値を計算するマイクロプロセ ッサ、或いは代わりに、特定の速度でアキュムレータ１２に記録された所望の位 相データを含む１つ或いはそれ以上のメモリ装置によって提供される。アキュム レータ１２は、位相インクリメントを収集し１つの累算された位相値をそれぞれ 予め選択されたクロック周期で出力する。

位相データは、位相入力を予め選択された周期関数の振幅と相関させるサインＲ ＯＭ１４に転送される。たとえ他の周期関数が本発明の教示内で使用されること ができるとしても、典型的な関数は理想化されたサイン関数である。例えば、幾 つかの応用は、サイン波に対立するものとして三角形成いは鋸歯状波の使用を所 望できる。ＲＯＭ１４テーブルは、位相を一定の精度或いは分解能の限定内の予 め割当てられた振幅の値に変換する速くて効果的な手段を提供する。

サインＲＯＭ１４の出力は、所望された周波数でアナログ出゛力信号に変換する ＤＡＣ１８に転送される。しかし、量子化エラーが最小であるときでさえ、ＤＤ ＳＩＯの出力の精度および分解能は、ＲＯＭ１４内の変換処理の精度によって限 定される。

上述されるように、ＲＯＭの精度を増加することは、情報ビットをより多く記憶 することおよびメモリサイズを拡張することを伝統的に必要としてきた。しかし 大きさを拡張するということは、信頼度および速度の低下に伴った複雑さ、コス ト、および電力消費の増加を意味する。

本発明において変換処理は、ＤＤＳの速度および信頼度を低下させるような程度 まで変換器の複雑さを増加させることなく出力内の高精度を可能にする。これは 、ティラー級数展開を使用する点に関して位相値を展開することによって遂行さ れる。使用されるティラー展開級数は関係として明確にされる。

ｆ　（ｘ）　＝ｆ　（ａ）　＋ ここでｆ−およびｆ”はそれぞれ、ｆの第１および第２次微分である。付加的な 微分項が使用できるが、精度に対するそれらの貢献度は非常に小さく、それ故に 最も通用している応用においてほとんど重要性がない。すなわち通用しているＤ ＤＳ設計の動作にある他の不正確さは、連続級数項によって提供されたより良い 精度を無効にする。しかし、変換回路がより大きな計算回路素子を使用して信頼 でき、高速計算ができるときはＤＤＳは別な具合でより正確であり、級数内の付 加的な項は本発明の教示内で使用できる。

同時に本発明は、第１の級数項で始まる連続した級数項のグループのみを使用す ることに限定されない。すなわち幾つかの応用に対して、Ｎが１より大きいよう なＮ番目の項から始まる幾つかの連続する項は、対応する或いは所望された振幅 値を計算するために使用されることができる。幾つかの応用において、奇数或い は偶数の項のような交互の項のみが使用されることができる。明確にするため、 そして好ましい実施例として残りの記載は第１の実行できる項（Ｎ−１）から始 まる級数項の使用を記載する。

入力位相に対するこの級数展開を実行するサイン変換装置は、第２図で例示され ている。第２図でサイン変換器２０は入力位相データ２２を受信し、それを２つ の構成要素、上方位相インクリメントおよび下方位相インクリメントに分割する 。

この分割のステップは、位相データに対する多ビツトデジタルデータ表示によっ て作動するときに簡易化される。

各入力デジタルワードは、特定のクロックレイトで変化する０と２との間の位相 に対する数値を表す。入力データワードの最上位ビット（ＭＳＢｓ）は、より低 い分解能或いは角の位相インクリメントの下等な部分を現し、最下位ビット（Ｌ ＳＢｓ）は、より高い分解能或いは入力位相角度の上等な部分を現す。本発明の 方法および装置において角度或いは角度の変位“ａ”および“ｘ−ａ“は、入力 位相角度のビットの総数をＭＳＢおよびＬＳＢビットの２つの部分に、それらは それぞれ予め定められたビット幅を有するが、分割することによって選択される 。これは、ＭＳＢおよびＬＳＢの部分を分離しそして方向を向は直す位相分割器 ２４によって遂行される。

“ａ”に対する値は、“ａｏに対する入力位相値に対応する振幅値のアレイを含 むＲＯＭのような記憶素子２６に転送される。同時に、選択された振幅関数に対 する各振幅値は、同様に記憶素子２６内に記憶されたそれと関連する第１次およ び第２次微分を有する。その代わりに、分離された記憶素子或いはＲＯＭの組は 、単一の記憶素子２６を満足させるために使用される。このようなＲＯＭは、新 しい低電力消費素子の使用を可能にする単一の大規模集積回路上に構成されるこ とができる。

“ａ”の値の入力は、記憶素子２Ｂに分離した出力ラインに沿って示された、振 幅Ａ、第１次微分ｄ　／　ｄ　ｘ、第２次微分ｄ２／ｄｘ２に対応する値を出力 させる。。振幅値Ａは上に示された級数展開の第１項である。しかし第２の級数 項は、下方位相インクリメント“ｘ−ａ”と第１次微分ｄ　／　ｄ　ｘを乗算す ることを必要とする。これは、これらの２つの値をデジタル乗算器２８に入力す ることによって遂行される。

展開の第３の項は、まず平方素子或いは乗算素子３０を使用する第２次微分の平 方によって、そして乗算器或いは平方素子３２を使用する位相インクリメント“ ｘ−ａ″もまた平方することによって、作り出される。そこでこれらの２つの平 方値はデジタル加算器で、級数展開内の第３の項を作り出すために一緒に合計さ れる。しかし当業者は、第２次微分の平方がＲＯＭ内に“ｘ−ａ″値に対する平 方と共に予め記憶されることができるので、ＲＯＭは第２図の鎖線３６によって 囲まれた素子に代わって単一の素子として使用することができることを、容易に 理解するであろう。

好ましい実施例で振幅を決定するために使用される周期関数は、搬送周波数を興 味ある適用に提供する際に最も有用なサイン関数である。もしｆ　（ｘ）とｆ　 （ａ）がそれぞれ５ｉｎ（ｘ）と５ｉｎ（ａ）になるように選択されるならば、 そのときｆ′はｃｏｓ（ａ）でｆ”は５ｉｎ（ａ）である。

それ故に、ｆ　（ｘ）　＝ｓ　ｉ　ｎ　（ｘ）に対する級数展開の関係は次のよ うに表される。

ｓ　ｉｎ　（ｘ）＝ｓ　ｉｎ　（ａ）＋ｋ　（ｘ−ａ）ｃｏｓ　（ａ）−ここで ｋは、定数或いは各級数項の単位を調整するために使用される変換因数を表す。

単位の調整が必要とされるのは、位相インクリメントが角度の単位を有するから である。サインおよびコサイン因数がそれぞれ単位を有さない一方、これらの因 数の微分は微分を有する各項に挿入される角度（位相）量に関連される単位を有 する。それ故に、位相単位を補正するための１／２の倍数を含む変換因数ｋを有 することが必要とされる。

同時にｋは、すべての加算を可能にするために有用な付加的な数或いは値を編入 することができる。これは、本発明のサイン変換器を満足させるために所望され た回路を簡易化する。また、付加的な項は５ｉｎ（ａ）とｃｏｓ（ａ）との間で 交替する級数内で使用されることができ、付加的な精度が保たれる。

第３図は第２図の装置のより詳細な概略図を示し、この装置は本発明の好ましい 実施例を満足させるための上記５ｉｎ（ｘ）展開を使用する。高精度出力を提供 するため、入力位相データに対する１１ビツトの分解能はこの実施例のために選 択された。付加的な２ビツトは位相データに対する１３ビツト幅の入力を生成し ている象限のマツプあるいはフォールドに対して、使用される。

変換前にすべての入力データを第１の象限（０くφくπ／２）内ヘフォールドす る或いはマツプすることによって、そして結果として生じた振幅（信号）をフォ ールドしないことによって、ＲＯＭの大きさは４の因数によって縮小される。

１１ビツトのデジタル位相値に対する最大値はπ／２であり、それは２０４８量 子化ステツプを提供する（２”−２Ｏ４８）。第１の６或いは最上位ビットは、 角度位相インクリメント値の粗雑な近似値π／２のｄφを設定する。６４ステツ プのπ／２づ（１＜ｎ＜６４に対するπ　ｎ／１２８．２６−６４）および５つ の最下位ビットは、最適な近似値或いはπ／　２−６＜φπ／２−１１の値を提 供する。

１３ビツトの入力は象限フォルタ４２によって、出力および反転信号ビットでフ ォールドされない象限に送られる上方の信号ビットへ分配される。反転信号ビッ トは、出力位相値上の信号を反転するために使用される。これは位相データを、 第２の象限から第１の象限へそして第３から第４ヘマツプする。

このマツピングは二重のオフセットを使用することによって可能になるか、或い は位相データに対するＲＯＭでのコーディングを補足する。

象限フォルタ４２はまた、入力位相データの残りの１１ビツトを上方位相インク リメント“ａ″と下方位相インクリメント“ｘ−ａ″とに分割する。

入力位相の６つの最上位ビットは、アドレス信号としてサインＲＯＭ４４および コサインＲＯＭ４Ｂへ同時に転送される上方位相インクリメント“ａ”として選 択される。したがって入力位相の６つの最上位ビットは、これらのＲＯＭ内の登 録番号を決定する。好ましい実施例は、“ａ″に対する値として６つの最上位ビ ットを使用する。しかし、位相内のより下等なステップが所望される場合はより 少ないビットが選択され得るし、或いはより上等なステップで所望される場合は より多いビットが選択される。所望された精度或いは必要とされる速度のために 利用できるＲＯＭの大きさは、個々の応用において使用される値“ａ”の大きさ によって決定され、その結果それを決定する。“ａ”のより大きな値はより大き なＲＯＭルックアップテーブルを生成し、速度を低下させ、コストを増加する。

サインおよびコサインＲＯＭが、同一のアドレス値あるいはワードを使用するの は、それらが同一の角度“ａ”に対する値を計算するからである。これは回路を 節約し、さらにＤ　Ｄ　Ｓ　１０を構成するために使用される集積回路の大きさ を最小にする。

アドレスワード或いアドレス値は、ＲＯＭ４４と４６それぞれから特定のおよび 対応する出力値を選択する。サインＲＯＭ４４の出力は級数展開の第１項であり 、呼び出された展開の残りの項と合計される第１の加算器４８に転送される。

６つの最上位ビットは、Ｏとπ／２との間の入力位相データを６４の下等な部分 或いはインクリメントに分割するために使用される。この情報はそのときに、６ ４の高分解能のテーブル、或いはこれらの位相値それぞれでのサイン波の粗雑な 振幅であるＲＯＭ４４内の精度の値にアドレスするために使用さ　゛れる。（読 み取る振幅あたり）　１２ビツトの高分解能出力に対して、サインＲＯＭ４４の 大きさは記憶容量は大略７６８にビットである。当業者は、６および１２ビツト の大きさがこの好ましい実施例に対して選択されるが、より早い速度の回路が利 用できるか或いは異なった分解能が所望されるところでは変化できることを容易 に理解するであろう。

同時に、６つのＭＳＢがＲＯＭＢ４内の６４の高分解能コサイン値のテーブルに アドレスするために使用される。ＲＯＭ４Ｂ出力はサインの第１次微分であり、 それはコサインである。

ＲＯＭ４Ｂは、１２ビツトコサイン値に対する記憶の約７６８にビットを持つよ うに構成される。しかしコサインＲＯＭ４６の出力は、振幅項より重要ではない 。それ故にこの出力はより低い精度を提供し、好ましい実施例で６ビツトの出力 数を使用する。

コサインＲＯＭ４６の出力は典型的に、予め定められた単位変換値ｋを編入する ために形成される。ｋは予め定められた値なので、ＲＯＭ４６に記憶されたコサ イン数に容易に編入される。しかし所望された場合には、分離された記憶素子（ 図示されない）は使用されることができ、別の乗算器（図示されない）がｋとコ サインか或いは下方位相インクリメントとの積を発生させるために使用される。

入力位相データ数の下方の５ビツトが“ｘ−ａ”項に直接変換されるのは、上方 の６ビツトが“ａ”でありそして全デジタル位相インクリメント値が“Ｘ“であ るからである。これらの５ビツトは下方位相インクリメント或いは適切な値を含 ろ、その値は、好ましい級数展開で使用される残りの２つの項の計算の際に使用 される。

５つの最下位ビット或いはＸ−ａは、これらがコサインＲＯＭ４Ｂの出力と乗算 される第１の乗算器５ｏに転送される。

６ビツトのＲＯＭ４Ｂ出力は、５ビツトの’ｘ−ａ’値によって乗算される。乗 算器５０で発生した積は、７ビツト出力数として提供される。

以下に示されるように、乗算器５０の出力に対するビットの整列は、そのＭＳＢ がＤＡＣ入力最下位ビットと整列するように行われる。これは乗算器５０の出力 数の範囲を、使用された最終の７ビツト（信号ビットを加える）のＤＡＣ入力の ＩＬＳＢから１　／６４Ｌ　Ｓ　Ｂの間の大きさにする。すべてのビットが６ビ ツトのコサインを乗算できるのではなく、そして５ビツトの位相ＬＳＢ値がこの 所望された精度を保持するために必要とされることが理解される。それ故に乗算 回路は、電子技術において知られているように、所望された７ビツトに対する乗 算の積を打切るために形成される。しかしより広いビット幅は、所望された場合 付加的な精度が連続した級数項内で保持されるように、本発明の原理から逸脱す ることなく使用されることができる。

第３の展開項は、５ｉｎ（ａ）の第２次微分と下方位相インクリメントの平方と を結合することによって展開ＲＯＭ５２内で計算される。これは第３図で示され るように、“ｘ−ａ”値の上方の２ビツトをＲＯＭ５２に対するアドレスの一部 分として、そしてＲＯＭ４４出力からのサイン振幅値の下方の３ビツトをＲＯＭ ５２に対するデータアドレスの残りの部分として選択することによって成される 。これが可能であるのは、最後の展開項のみがＤＡＣ入力に１／８ＬＳＢを概的 に寄与するからと、サイン振幅の下方のビットのみが、この精度の程度に対して 必要とされるからである。アドレスするこの様式のメモリ或いは記憶素子は、計 算がＲＯＭ内のルックアップテーブルとして選択されることを可能にする、しか し、たとえこれがサイン変換器４０の速度および効果を低下させるとしても、直 接計算は技術において知られた計算回路を使用することによって遂行することが できる。その代わりに、“ａ″値の下方の３ビツトがＲＯＭ４４の出力の代わり にＲＯＭ５２にアドレスに使用されることができる。これらのビットはＲＯＭ４ ４の出力を選択するために使用されるので、それらはまたＲＯＭ５２にアドレス するために直接使用されることができる。

コサインＲＯＭ４Ｂに対して成されるように、単位変換因数は一般にＲＯＭ５２ に記憶された値に含まれる。平方された値には第２次微分とと乗算され、そして ＲＯＭ５２内に記憶される。同時に、４（微分次数階乗を示す）の除数もまた、 因数に分解される。値には常に微分次数（ここでは２）乗され、計算された微分 値と積算され、そしてＲＯＭ５２内に記憶される。同時に、微分の階乗の幕の逆 数或いはそれによって１を割った値もまた、ＲＯＭ５２に含まれた微分と乗算さ れる。

ＲＯＭ５２の積計算は、少量の計算が別にサインルックアップテーブルに対して 必要とされるより大きなＲＯＭのサイズに対して交換されることを意味すること がわかる。この最適の方法は、回路素子のより効果的な使用方法を生成する。こ れは、散開およびつまらない雑音がまた精度を低下させるように作用するより大 きなＲＯＭの使用を改善する。

ＲＯＭ５２の展開成いは第３の級数項は、約１　／３２Ｌ　Ｓ　Ｂの最終サイン 変換器出力４０への寄与を可能にする５ビツトの出力を提供する。ＲＯＭ５２出 力は第２の加算器５４内の乗算器５０の出力と結合し、そして続いて第１の加算 器４８内のＲＯＭ４４の出力（ｓｉｎ（ａ））と結合する。第１および第２の加 算器は、技術において良く知られそしてここでは詳細に記載されないデジタル回 路を理解させる。当業者にとって、ＲＯＭ４４および乗算器５０の出力はまず結 合され、そして所望されたＲＯＭ５２の出力と結合されることは明白である。

加算器４８の振幅出力は、象限フォルタ４２からの信号ビットを使用して適切な 位相データ象限と関連する正確な振幅値を得るために調整される排除的ＯＲゲー トを通して転送される。

これは、ＲＯＭに記憶されたサイン振幅データ内で使用される特定の数のコード 化によって可能になる。

ＲＯＭ４４によって生成されたサイン振幅データは、好ましい実施例に対するこ のデータの分解能を最大にするために１２ビツトの幅である。論議されたように 、残りの項は全部の精度に連続的なより少なく寄与する級数展開内のより低い精 度の項を含む。それ故にこれらの項はより小さなデータビット幅を使用し、そし て最初のサインデータの関連した或いは適切なビット位置に加算される。好まし い実施例に対して使用される整列は、第４図に例示されている。

そして位相データを、計算時間および回路構成を節約しその一方高精度振幅値を 提供する振幅データに変換するための新しい展開技術が示されてきた。上記設計 は、８ビツト設計の電力消費だが１２ビツトに類似した周波数精度を提供する。

好ましい実施例の前記記載は図面および記載の目的に対し提供された。それは記 載された正確な形状に対する本発明で、余すところがないように或いは限定され るように意図されているのではない。そして、多くの変形および変化は上記教示 に照らして可能である。実施例は本発明の原理を最も良く説明するために選択さ れ記載された。そしてそれらによる役に立つ応用は、当業者が企図された特定の 使用に適するような多様な変形を備えた本発明を最も良く利用することを特徴と する請求の範囲およびそれと同等のものによって本発明の範囲が規定されること が企図されている。

我々の発明の請求の範囲は以下のとおりである。

ＦＩＧ、２ 国際調査報告

Claims (21)

【特許請求の範囲】
1. １．位相データを予め選択された周期関数の振幅データに変換する方法において 上方位相インクリメントと下方位相インクリメントとに分割することと、 前記上方および下方の位相インクリメントに応じた前記周期関数に関する少なく とも３つのテイラー級数展開項を発生させることと、 前記級数項を出力振幅を形成するために合計することのステップを具備する方法 。
2. ２．テイラー級数項を発生させる前記ステップが、前記周期関数のＮ−１次微分 を発生させ、前記下方位相インクリメントをＮ−１乗し、Ｎ−１の階乗の逆数を 作り、 前記Ｎ−１次微分と下方位相インクリメントの羃とＮ−１階乗の逆数を前記Ｎ番 目の項を形成するために乗算するステップによって発生される前記級数項のＮ番 目の項を備えた少なくとも３つの項を発生させる前記ステップを具備する請求項 １記載の方法。
3. ３．３つの級数項を発生させる前記ステップが、３つの連続的で直接隣接する項 を発生させることを具備する請求項２記載の方法。
4. ４．３つの級数項を発生させるステップが、１つおきに離れた３つの代わりの級 数項を発生させる請求項２記載の方法。
5. ５．複数の連続的な級数項を発生させ、前記項を合計する前記ステップが、 Ｎ番目の級数項として前記上方位相インクリメントに応じた振幅を、前記上方位 相インクリメントに対する前記周期関数を適用することによって発生させること と、前記上方位相インクリメントに応じた前記振幅の第１次微分を発生させるこ とと、 前記上方位相インクリメントに応じた前記振幅の少なくとも第２次微分を発生さ せることと、 前記第１次微分と前記下方位相インクリメントを一緒に、Ｎ＋１級数項を生成す るために乗算することと、前記第２次微分と平方された前記下方位相インクリメ ントを、Ｎ＋２級数項を発生させるために乗算することと、前記Ｎ番目、Ｎ＋１ 、Ｎ＋２の級数項を、出力振幅を形成するために合計することとを具備する請求 項２記載の方法。
6. ６．前記上方位相インクリメントに応じた前記振幅のＮ＋Ｙ次微分を発生させ、 そのＹは２より大きく、Ｎ＋Ｙ因数を形成するために前記下方位相インクリメン トをＮ＋Ｙ柔し、 前記Ｎ＋Ｙ因数と前記Ｎ＋Ｙ次微分からＮ＋Ｙ次の積を形成し、 前記Ｎ＋Ｙ次の積を前記第１の加数に加算するステップをさらに具備する請求項 ５記載の方法。
7. ７．前記合計することのステップがさらに、前記第２と第３の級数項を第１の加 数を形成するために合計し、 第１の加数と前記振幅を出力振幅を形成するために合計するステップを具備する 請求項５記載の方法。
8. ８．位相データを０乃至２πの範囲に提供し、前記位相データに対する象限位置 を検出し、前記出力振幅を前記検出された象限にもたらすように調整するステッ プを具備する請求項５記載の方法。
9. ９．振幅と微分を発生させる前記ステップが、データアドレスとして前記上方位 相インクリメントをサインおよびコサインの各読出専用メモリに導入することと 、そして前記アドレスに応じた前記振幅と微分を選択することとを具備する請求 項５記載の方法。
10. １０．第３の級数項を発生させるステップが、前記下方位相インクリメント値を データアドレスの一部分として読出専用メモリ項に導入し、 前記振幅を前記データアドレスの残りの部分として前記読出専用メモリ項に導入 するステップを具備する請求項５記載の方法。
11. １１．位相データを上方位相インクリメントと下方位相インクリメントとに分割 するための入力手段と、前記入力手段に接続された、前記上方と下方の位相イン クリメントに応じた前記周期関数に関する少なくとも３つのテイラー級数展開項 を発生させるための展開手段と、前記級数項を出力振幅を形成するために合計す る手段とを有する、位相データを予め選択された周期関数の振幅データに変換す るための装置。
12. １２．前記展開手段が、 前記級数のＮ番目の項を備えた少なくとも３つの連続的な項を発生させ、その前 記級数のＮ番目の項とは前記周期関数のＮ−１次微分、Ｎ−１乗した前記下方位 相インクリメント、Ｎ−１階乗の逆数の積として規定される級数発生手段を具備 する請求項１１記載の装置。
13. １３．前記級数発生手段および前記加算器手段がさらに、前記入力手段に接続さ れた、振幅および前記上方位相インクリメントに応じた前記予め選択された関数 に対する前記振幅の少なくとも第１と第２次微分を発生させるための記憶手段と 、 前記記憶手段と前記入力手段とに接続された、前記第１次微分と前記下方位相イ ンクリメントを受信し、それらを第２の級数項を生成するために一緒に乗算する ための乗算手段と、前記入力手段と前記記憶手段とに接続された、前記第２次微 分と前記下方位相インクリメントを受信し、前記第２次微分と平方された前記下 方位相インクリメントとの積に対応する第３の級数項を発生させるための項手段 と、前記乗算および項手段に接続された、前記第２と第３の項を第１の加数を形 成するために合計する第１の加算器手段と、前記第１の加算器手段に接続された 、第１の加数と前記振幅を、出力振幅を形成するために合計する第２の加算器手 段とを具備する請求項１２記載の装置。
14. １４．前記記憶手段が、 前記上方位相インクリメントの入力に応じた振幅を提供するための振幅記憶手段 と、 前記上方位相インクリメントに応じた前記予め選択された関数に対する前記振幅 の第１次微分を提供するための微分記憶手段とを具備する請求項１３記載の装置 。
15. １５．前記振幅記憶手段が前記位相データに対する予め定められたサイン値を記 憶するサインＲＯＭを具備し、前記微分記憶手段が前記位相データに対する予め 定められたコサイン値を記憶するコサインＲＯＭを具備する請求項１４記載の装 置。
16. １６．前記項手段が級数項ＲＯＭを具備し、その級数項ＲＯＭは前記下方インク リメント位相データの平方と前記上方位相データに対する前記振幅の平方との予 め定められた積の値を記憶する請求項１３記載の装置。
17. １７．前記入力手段がさらに、 ４つの象限の内でどの象限に前記位相データが属しているかを決定し、対応する 象限値を設定するための象限フォルタと、 前記入力手段と前記出力手段との間に接続されており、前記象限値に応じた前記 出力振幅の信号を調整するための象限指示手段とを具備する請求項１３記載の装 置。
18. １８．前記入力手段が、Ｎビット位相データワードの形状の位相データを、Ａビ ットの上方位相インクリメントデータワードとＡが前記Ｎビット位相データワー ドの最上位ビットの予め定められた数であるようなＮ−Ａビットの下方位相イン クリメントデータワードとに分離するように形成されている請求項１１記載の装 置。
19. １９．前記出力振幅を他の装置に転送するための出力手段をさらに具備する請求 項１１記載の装置。
20. ２０．前記入力手段に接続された、前記上方位相インクリメントに応じた前記予 め選択された関数に対する前記振幅の、Ｙ＞２である、Ｎ＋Ｙ次微分を発生させ るための第２の記憶手段と、 前記入力手段と前記第２の記憶手段とに接続された、前記Ｎ＋Ｙ次微分と前記下 方位相インクリメントを受信し、前記Ｎ＋Ｙ次微分とＮ＋Ｙ乗されさらにＮ＋Ｙ の階乗によって割られた前記下方位相インクリメントとの積に対応するＮ＋Ｙ級 数項を発生させるための少なくとも第２の級数項手段と、 前記第１の加算器と第２の加算器手段との間の前記第１の加算器手段に接続され た、第１の加算器と第２の加数を形成する前記Ｎ＋Ｙ級数項とを加算する少なく とも第３の加算器手段と、 前記第３の加算器に接続され前記第２の加数と前記振幅とを前記出力振幅を形成 するために合計するための前記第２の手段とを具備する請求項１３記載の装置。
21. ２１．前記少なくとも第３の加算器手段が前記第２の加算器手段に接続され、出 力と前記Ｎ＋Ｙ級数項とを第２の出力を生成するために合計し、 前記出力手段が前記第３の加算器手段に接続され、前記第２の出力振幅を他の装 置に転送する請求項２０記載の装置。