JPH0449852A - Mosトランジスタの駆動回路 - Google Patents
Mosトランジスタの駆動回路Info
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- JPH0449852A JPH0449852A JP15863390A JP15863390A JPH0449852A JP H0449852 A JPH0449852 A JP H0449852A JP 15863390 A JP15863390 A JP 15863390A JP 15863390 A JP15863390 A JP 15863390A JP H0449852 A JPH0449852 A JP H0449852A
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- 238000004804 winding Methods 0.000 claims description 9
- 239000003990 capacitor Substances 0.000 abstract description 11
- 238000010586 diagram Methods 0.000 description 7
- 238000009499 grossing Methods 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、経済化を図ったMOSトランジスタの駆動回
路に関するものである。
路に関するものである。
MOS (Metal−Oxid Se+++1c
onductor) トランジスタ(MOS FE
T)は、高速動作が可能であるから、スイッチングの高
周波化が進められているスインチングレギュレータのス
イッチング素子として採用されている。
onductor) トランジスタ(MOS FE
T)は、高速動作が可能であるから、スイッチングの高
周波化が進められているスインチングレギュレータのス
イッチング素子として採用されている。
このようなスイッチング素子としてのMOSトランジス
タは、トランスの一次巻線に印加する電圧をスイッチン
グし、そのトランスの二次巻線の出力電圧を安定化する
ように、制御回路によりMOSトランジスタのオン期間
を制御するものである。この制御回路は、半導体集積回
路(IC)化され、起動時に比較的高い電圧を印加する
必要のある構成が一般的である。
タは、トランスの一次巻線に印加する電圧をスイッチン
グし、そのトランスの二次巻線の出力電圧を安定化する
ように、制御回路によりMOSトランジスタのオン期間
を制御するものである。この制御回路は、半導体集積回
路(IC)化され、起動時に比較的高い電圧を印加する
必要のある構成が一般的である。
又MO3トランジスタのスイ・ノチング損失を低減する
為に、ゲート電圧の立上り及び立下りを急峻にすること
が要望されている。
為に、ゲート電圧の立上り及び立下りを急峻にすること
が要望されている。
MOSトランジスタをスイッチングレギュレータのスイ
ッチング素子に適用した従来例に於いては、例えば、第
3図に示すように、直流電源21の直流電圧をMOSト
ランジスタ22を介してトランス23の一次巻線に印加
し、二次巻線に誘起した電圧を整流平滑回路27により
整流して平滑化し、整流平滑化した直流出力電圧を印加
し、その直流出力電圧を制御回路24に加えて基準電圧
と比較し、誤差電圧に対応して、MOSトランジスタ2
2のオン期間を制御するものであり、コンデンサ28と
抵抗29とは、制御回路24内の鋸歯状波発生器(図示
を省略)の周期を設定する為のものである。又制御回路
24には、三端子レギュレータ25を介して各部の動作
電圧■。、を印加し、又三端子レギュレータ26を介し
てトランジスタ30.31の電源電圧■1を印加してい
る。
ッチング素子に適用した従来例に於いては、例えば、第
3図に示すように、直流電源21の直流電圧をMOSト
ランジスタ22を介してトランス23の一次巻線に印加
し、二次巻線に誘起した電圧を整流平滑回路27により
整流して平滑化し、整流平滑化した直流出力電圧を印加
し、その直流出力電圧を制御回路24に加えて基準電圧
と比較し、誤差電圧に対応して、MOSトランジスタ2
2のオン期間を制御するものであり、コンデンサ28と
抵抗29とは、制御回路24内の鋸歯状波発生器(図示
を省略)の周期を設定する為のものである。又制御回路
24には、三端子レギュレータ25を介して各部の動作
電圧■。、を印加し、又三端子レギュレータ26を介し
てトランジスタ30.31の電源電圧■1を印加してい
る。
制御回路24は、例えば、第4図に示す構成を有するも
ので、30.31は前述のトランジスタ、32はゲート
回路、33は比較回路、34は鋸歯状波発生器、35は
比較回路、36は基準電源、41は電源電圧VCCを印
加する電源端子、42は整流出力電圧或いはその整流出
力電圧を分圧した電圧を入力する入力端子、43は電圧
v1を印加する電源端子、44はMOSトランジスタ2
2のゲートに抵抗を介して接続する出力端子、45はM
OSトランジスタ22のソース番こ接続する端子、46
は接地端子、47はコンデンサ28を接続する端子、4
8は抵抗29を接続する端子である。
ので、30.31は前述のトランジスタ、32はゲート
回路、33は比較回路、34は鋸歯状波発生器、35は
比較回路、36は基準電源、41は電源電圧VCCを印
加する電源端子、42は整流出力電圧或いはその整流出
力電圧を分圧した電圧を入力する入力端子、43は電圧
v1を印加する電源端子、44はMOSトランジスタ2
2のゲートに抵抗を介して接続する出力端子、45はM
OSトランジスタ22のソース番こ接続する端子、46
は接地端子、47はコンデンサ28を接続する端子、4
8は抵抗29を接続する端子である。
比較回路33は、基準電源36の電圧と、整流出力電圧
とを比較し、誤差電圧を比較回路35に加えて、鋸歯状
波発生器34からの鋸歯状波信号と比較し、整流出力電
圧が基準電圧より高い場合には、MOSトランジスタ2
2のオン期間を短くするようなパルス幅の信号がゲート
回路32に加えられ、反対に整流出力電圧が基準電圧よ
り低い場合には、MOSトランジスタ22のオン期間を
長くするようなパルス幅の信号がゲート回路32に加え
られ、ゲート回路32の出力信号によりトランジスタ3
0.31が相補的に動作して、MOSトランジスタ22
にゲート電圧を印加することになる。
とを比較し、誤差電圧を比較回路35に加えて、鋸歯状
波発生器34からの鋸歯状波信号と比較し、整流出力電
圧が基準電圧より高い場合には、MOSトランジスタ2
2のオン期間を短くするようなパルス幅の信号がゲート
回路32に加えられ、反対に整流出力電圧が基準電圧よ
り低い場合には、MOSトランジスタ22のオン期間を
長くするようなパルス幅の信号がゲート回路32に加え
られ、ゲート回路32の出力信号によりトランジスタ3
0.31が相補的に動作して、MOSトランジスタ22
にゲート電圧を印加することになる。
この制御回路24は、図示を省略した過電圧保護回路や
過電流保護回路等を含み、半導体集積回路(IC)化さ
れているものであり、起動開始電圧が例えば16V、動
作停止電圧が例えばIOVに選定されている。従って、
動作開始時点では、起動電圧の16V以上を印加する必
要がある。
過電流保護回路等を含み、半導体集積回路(IC)化さ
れているものであり、起動開始電圧が例えば16V、動
作停止電圧が例えばIOVに選定されている。従って、
動作開始時点では、起動電圧の16V以上を印加する必
要がある。
例えば、直流電源21の電圧が24Vの場合、三端子レ
ギュレータ25.26を省略して、直流電源21の電圧
を制御回路24の電源電圧VCC及び端子43に印加す
る電圧とするか、又は三端子レギュレータ25のみを設
けて、制御回路24の電源電圧VeC及び端子43に印
加する電圧を16V以上とした場合、MOSトランジス
タ22のゲート・ソース間電圧は、第5図に於けるVG
SI として示すように変化する。即ち、ゲート・ソー
ス間容量によって、ゲート電圧の立下り時間が長くなる
。その場合のドレイン・ソース間電圧及びドレイン電流
は、それぞれVGSI 1 IDIで示すように変化
し、斜線を施した重なりの部分によりスイッチング損失
が生じることになる。
ギュレータ25.26を省略して、直流電源21の電圧
を制御回路24の電源電圧VCC及び端子43に印加す
る電圧とするか、又は三端子レギュレータ25のみを設
けて、制御回路24の電源電圧VeC及び端子43に印
加する電圧を16V以上とした場合、MOSトランジス
タ22のゲート・ソース間電圧は、第5図に於けるVG
SI として示すように変化する。即ち、ゲート・ソー
ス間容量によって、ゲート電圧の立下り時間が長くなる
。その場合のドレイン・ソース間電圧及びドレイン電流
は、それぞれVGSI 1 IDIで示すように変化
し、斜線を施した重なりの部分によりスイッチング損失
が生じることになる。
そこで、制御回路24の端子43に印加する電圧を三端
子レギュレータ26により例えばIOVに低減すると、
ゲー1−を圧はV GS2に示すように立下り時間は比
較的短くなり、それに伴ってドレイン・ソース間電圧及
びドレイン電流は、それぞれ■DS2+ TDKで示
すように変化する。即ち、ゲート電圧を発生する為の電
圧■1を低下させることによりゲート電圧の立下り時間
が短くなり、ドレイン・ソース間電圧■9,2とドレイ
ン電流ID2の斜線を施した重なりの部分は小さくなる
。従って、スイッチング損失を低減することができる。
子レギュレータ26により例えばIOVに低減すると、
ゲー1−を圧はV GS2に示すように立下り時間は比
較的短くなり、それに伴ってドレイン・ソース間電圧及
びドレイン電流は、それぞれ■DS2+ TDKで示
すように変化する。即ち、ゲート電圧を発生する為の電
圧■1を低下させることによりゲート電圧の立下り時間
が短くなり、ドレイン・ソース間電圧■9,2とドレイ
ン電流ID2の斜線を施した重なりの部分は小さくなる
。従って、スイッチング損失を低減することができる。
このように、従来例のMOSトランジスタの駆動回Bc
こ於いては、ゲート電圧を出力する為の制御回路24の
トランジスタ30.31に印加する電圧■1を、MOS
トランジスタの闇値を僅かに超える値ムこ低減する為
に三端子レギュレータ26を設けているものである。
こ於いては、ゲート電圧を出力する為の制御回路24の
トランジスタ30.31に印加する電圧■1を、MOS
トランジスタの闇値を僅かに超える値ムこ低減する為
に三端子レギュレータ26を設けているものである。
前述のように、直流電源21の電圧が24Vの場合に、
制御回路24の起動電圧が例えば16V以上で、スイッ
チング損失を低減する為のMOSトランジスタ22のゲ
ート電圧が例えば10V程度であるとすると、それぞれ
の電圧■CC+ v、を得る為に、特性の異なる2個
の三端子レギュレータ25.26を設けることになる。
制御回路24の起動電圧が例えば16V以上で、スイッ
チング損失を低減する為のMOSトランジスタ22のゲ
ート電圧が例えば10V程度であるとすると、それぞれ
の電圧■CC+ v、を得る為に、特性の異なる2個
の三端子レギュレータ25.26を設けることになる。
その為にコストアップとなる欠点が生じる。
又三端子レギュレータ25.26は、出力電圧を所定値
に制御するだけであり、三端子レギュレータ25を介し
て制御回路24に起動電圧以上の電圧を印加した後も、
その電圧が継続して印加されることになり、起動後は動
作停止電圧以上の電圧で済むにも拘らず、起動電圧以上
の電圧が継続して印加されるから、電力損失が大きくな
る欠点があった。
に制御するだけであり、三端子レギュレータ25を介し
て制御回路24に起動電圧以上の電圧を印加した後も、
その電圧が継続して印加されることになり、起動後は動
作停止電圧以上の電圧で済むにも拘らず、起動電圧以上
の電圧が継続して印加されるから、電力損失が大きくな
る欠点があった。
本発明は、比較的簡単な構成により損失を低減すること
を目的とするものである。
を目的とするものである。
本発明のMOSトランジスタの駆動回路は、起動時に必
要な起動電圧を制御回路に印加し、且つMOSトランジ
スタのゲート電圧を所望の値として駆動するもので、第
1図を参照して説明する。
要な起動電圧を制御回路に印加し、且つMOSトランジ
スタのゲート電圧を所望の値として駆動するもので、第
1図を参照して説明する。
直流電源1からMOSトランジスタ2を介してトランス
3の一次巻線に電圧を印加し、そのトランス3の二次巻
線の出力電圧を安定化させる制御回路4を含む駆動回路
に於いて、直流電源1から制御回路4に電圧を印加する
為の三端子レギュレータ5と、この三端子レギュレータ
5の接地端子に接続した抵抗、ツェナーダイオード等の
インピーダンス素子6と、このインピーダンス素子6に
並列に接続したトランジスタ7と、電源スィッチ9をオ
ンとして直流電源lから電圧を印加した時に、トランジ
スタ7をオフとし、所定時間経過後にトランジスタ7を
オンとする抵抗R1とコンデンサC1とを含む時定数回
路8とを備えたものである。
3の一次巻線に電圧を印加し、そのトランス3の二次巻
線の出力電圧を安定化させる制御回路4を含む駆動回路
に於いて、直流電源1から制御回路4に電圧を印加する
為の三端子レギュレータ5と、この三端子レギュレータ
5の接地端子に接続した抵抗、ツェナーダイオード等の
インピーダンス素子6と、このインピーダンス素子6に
並列に接続したトランジスタ7と、電源スィッチ9をオ
ンとして直流電源lから電圧を印加した時に、トランジ
スタ7をオフとし、所定時間経過後にトランジスタ7を
オンとする抵抗R1とコンデンサC1とを含む時定数回
路8とを備えたものである。
〔作用]
時定数回路8は、電源スィッチ9をオンとすることによ
り、コンデンサC1が抵抗R1を介して充電され、その
端子電圧はR1・C1の時定数に従って上昇し、成る値
以上となると、トランジスタ7がオンとなる。それまで
は、三端子レギュレータ5の接地端子にインピーダンス
素子6が接続された状態であるから、そのインピーダン
ス素子6によるバイアス電圧が接地端子に加えられ、三
端子レギュレータ5の出力電圧は、直流電源1の電圧よ
り僅か低い値となり、制御回路4に起動電圧以上の電圧
を印加することができる。
り、コンデンサC1が抵抗R1を介して充電され、その
端子電圧はR1・C1の時定数に従って上昇し、成る値
以上となると、トランジスタ7がオンとなる。それまで
は、三端子レギュレータ5の接地端子にインピーダンス
素子6が接続された状態であるから、そのインピーダン
ス素子6によるバイアス電圧が接地端子に加えられ、三
端子レギュレータ5の出力電圧は、直流電源1の電圧よ
り僅か低い値となり、制御回路4に起動電圧以上の電圧
を印加することができる。
又トランジスタ7がオンとなってインピーダンス素子6
を短絡すると、三端子レギュレータ5は通常の動作状態
となり、制御回路4に運転時に必要な電圧を印加するこ
とができる。
を短絡すると、三端子レギュレータ5は通常の動作状態
となり、制御回路4に運転時に必要な電圧を印加するこ
とができる。
即ち、時定数回路8と1個の三端子レギュレータ5とに
より、制御回路4に起動電圧を印加すると共に、運転時
には所望のゲート電圧が得られる電圧を印加することが
できる。
より、制御回路4に起動電圧を印加すると共に、運転時
には所望のゲート電圧が得られる電圧を印加することが
できる。
以下図面を参照して本発明の実施例について詳細に説明
する。
する。
第1図は本発明の実施例の要部ブロック図であり、直流
電源1は、電池或いは商用交流電圧を整流平滑化した直
流電圧を出力する構成を有し、電源スィッチ9をオンと
することにより、MOSトランジスタ2を介してトラン
ス3の一次巻線に直流電圧を印加することができる。こ
のトランス3の二次巻線にはダイオードD3.D4とコ
ンデンサC4とインダクタンスLとからなる整流平滑回
路12が接続されている。
電源1は、電池或いは商用交流電圧を整流平滑化した直
流電圧を出力する構成を有し、電源スィッチ9をオンと
することにより、MOSトランジスタ2を介してトラン
ス3の一次巻線に直流電圧を印加することができる。こ
のトランス3の二次巻線にはダイオードD3.D4とコ
ンデンサC4とインダクタンスLとからなる整流平滑回
路12が接続されている。
又制御回路4は、例えば、第4図に示す構成を有するも
のであり、この実施例に於いては、トランジスタ10.
11に印加する電圧と、各部の動作電圧とを、三端子レ
ギュレータ5を介して供給している。なお、整流平滑回
路12の直流出力電圧を安定化する為に、その直流出力
電圧を制御回路4に加える回路構成は、簡単化の為に図
示を省略している。
のであり、この実施例に於いては、トランジスタ10.
11に印加する電圧と、各部の動作電圧とを、三端子レ
ギュレータ5を介して供給している。なお、整流平滑回
路12の直流出力電圧を安定化する為に、その直流出力
電圧を制御回路4に加える回路構成は、簡単化の為に図
示を省略している。
又三端子レギュレータ5の接地端子にツェナーダイオー
ドD1からなるインピーダンス素子6を接続し、このイ
ンピーダンス素子6と並列にトランジスタ7を接続し、
抵抗R1とコンデンサCIとツェナーダイオードD2と
からなる時定数回路8をトランジスタ7のベースに接続
している。なお、C2,C3はコンデンサ、R2は抵抗
、9は電源スィッチである。
ドD1からなるインピーダンス素子6を接続し、このイ
ンピーダンス素子6と並列にトランジスタ7を接続し、
抵抗R1とコンデンサCIとツェナーダイオードD2と
からなる時定数回路8をトランジスタ7のベースに接続
している。なお、C2,C3はコンデンサ、R2は抵抗
、9は電源スィッチである。
電源スィッチ9をオンとすると、直流電源1からの直流
電圧により、時定数回路8の抵抗R1を介してコンデン
サCIが充電され、又三端子レギュレータ5を介して制
御回路4に電圧が印加される。その時、コンデンサCI
の端子電圧は、ツェナーダイオードD2のツェナー電圧
以下であるから、トランジスタ7のベース電流は供給さ
れないことになり、トランジスタ7はオフ状態となり、
三端子レギュレータ5の接地端子にインピーダンス素子
6が接続された状態となる。このインピーダンス素子6
をツェナーダイオードD1とした時に、そのツェナー電
圧がバイアス電圧として三端子レギュレータ5の接地端
子に加えられる。
電圧により、時定数回路8の抵抗R1を介してコンデン
サCIが充電され、又三端子レギュレータ5を介して制
御回路4に電圧が印加される。その時、コンデンサCI
の端子電圧は、ツェナーダイオードD2のツェナー電圧
以下であるから、トランジスタ7のベース電流は供給さ
れないことになり、トランジスタ7はオフ状態となり、
三端子レギュレータ5の接地端子にインピーダンス素子
6が接続された状態となる。このインピーダンス素子6
をツェナーダイオードD1とした時に、そのツェナー電
圧がバイアス電圧として三端子レギュレータ5の接地端
子に加えられる。
例えば、直流電源lの直流電圧を24V、制御回路4の
起動電圧を16V、動作停止電圧を1゜■、インピーダ
ンス素子6によるバイアス電圧を6V、三端子レギュレ
ータ5の接地端子を直接的に接地した時の出力電圧を1
2Vとすると、トランジスタ7がオフ状態の時に、三端
子レギュレータ5の出力電圧は18Vとなり、起動電圧
以上の電圧が制御回路4に印加されることになり、制御
回路4は起動される。即ち、制御回路4内の鋸歯状波発
生器(図示せず)等が動作を開始して、トランジスタ1
0.11がパルス幅制御され、抵抗R2を介してMO3
t−ランリスタ2のゲートに電圧が印加され、MOSト
ランジスタ2のオン、オフの制御が開始される。
起動電圧を16V、動作停止電圧を1゜■、インピーダ
ンス素子6によるバイアス電圧を6V、三端子レギュレ
ータ5の接地端子を直接的に接地した時の出力電圧を1
2Vとすると、トランジスタ7がオフ状態の時に、三端
子レギュレータ5の出力電圧は18Vとなり、起動電圧
以上の電圧が制御回路4に印加されることになり、制御
回路4は起動される。即ち、制御回路4内の鋸歯状波発
生器(図示せず)等が動作を開始して、トランジスタ1
0.11がパルス幅制御され、抵抗R2を介してMO3
t−ランリスタ2のゲートに電圧が印加され、MOSト
ランジスタ2のオン、オフの制御が開始される。
時定数回路8のコンデンサC1の端子電圧は、R1・C
1の時定数に従って上昇し、その端子電圧がツェナーダ
イオードD2のツェナー電圧以上となると、トランジス
タ7のベース電流が供給されてトランジスタ7はオンと
なり、インピーダンス素子6を短絡することになる。そ
れによって三端子レギュレータ5の出力電圧は通常の動
作状態の場合の12Vとなる。従って、制御回路4には
、起動電圧以下で且つ動作停止電圧以上の電圧が印加さ
れ、制御回路4に於ける電力損失を低減することができ
る。又トランジスタ10.11により出力するMOSト
ランジスタ2のゲート電圧を所望の値に低減することが
できるから、第5図についで説明したように、MOSト
ランジスタ2のスイッチング損失を低減することができ
る。
1の時定数に従って上昇し、その端子電圧がツェナーダ
イオードD2のツェナー電圧以上となると、トランジス
タ7のベース電流が供給されてトランジスタ7はオンと
なり、インピーダンス素子6を短絡することになる。そ
れによって三端子レギュレータ5の出力電圧は通常の動
作状態の場合の12Vとなる。従って、制御回路4には
、起動電圧以下で且つ動作停止電圧以上の電圧が印加さ
れ、制御回路4に於ける電力損失を低減することができ
る。又トランジスタ10.11により出力するMOSト
ランジスタ2のゲート電圧を所望の値に低減することが
できるから、第5図についで説明したように、MOSト
ランジスタ2のスイッチング損失を低減することができ
る。
第2図は本発明の実施例の動作説明図であり、(a)は
三端子レギュレータ5の入力電圧、(b)は三端子レギ
ュレータの出力電圧(制御回路4への印加電圧)を示し
、時刻t1に電源スィッチ9をオンとすると、三端子レ
ギュレータ5の入力電圧は上昇し、僅かの時間遅れで出
力電圧は(b)に示すように上昇してVaとなる。
三端子レギュレータ5の入力電圧、(b)は三端子レギ
ュレータの出力電圧(制御回路4への印加電圧)を示し
、時刻t1に電源スィッチ9をオンとすると、三端子レ
ギュレータ5の入力電圧は上昇し、僅かの時間遅れで出
力電圧は(b)に示すように上昇してVaとなる。
この電圧Vaは制御回路4の起動電圧の例えば16V以
上に選定される。又時定数回路8により時間Tが設定さ
れるものであり、この時間Tは例えば10ms程度とす
ることができる。この時間Tが経過した時刻t2に於い
てトランジスタ7がオンとなるから、三端子レギュレー
タ5の出力電圧はvbに低下する。この出力電圧vbは
制御回路4の動作停止電圧の例えばIOVより高い電圧
に選定されている。
上に選定される。又時定数回路8により時間Tが設定さ
れるものであり、この時間Tは例えば10ms程度とす
ることができる。この時間Tが経過した時刻t2に於い
てトランジスタ7がオンとなるから、三端子レギュレー
タ5の出力電圧はvbに低下する。この出力電圧vbは
制御回路4の動作停止電圧の例えばIOVより高い電圧
に選定されている。
従って、制御回路4には、電源スィッチ9をオンとした
直後の起動時のみ、起動電圧以上の電圧が印加されて動
作を開始し、時定数回路8により設定された時間T後の
運転時には、起動電圧以下で且つ動作停止電圧以上の電
圧が印加されるから、MOSトランジスタ2のゲート電
圧を所望の値として、その立上り及び立下りを急峻にし
、MOSトランジスタ2のスイッチング損失を低減する
ことができる。
直後の起動時のみ、起動電圧以上の電圧が印加されて動
作を開始し、時定数回路8により設定された時間T後の
運転時には、起動電圧以下で且つ動作停止電圧以上の電
圧が印加されるから、MOSトランジスタ2のゲート電
圧を所望の値として、その立上り及び立下りを急峻にし
、MOSトランジスタ2のスイッチング損失を低減する
ことができる。
本発明は、前述の実施例にのみ限定されるものではなく
、例えば、インピーダンス素子6は抵抗とすることも可
能であり、又時定数回路8も他の回路構成とすることが
できる。
、例えば、インピーダンス素子6は抵抗とすることも可
能であり、又時定数回路8も他の回路構成とすることが
できる。
〔発明の効果〕
以上説明したように、本発明は、MoSトランジスタ2
にゲート電圧を印加する制御回路4に、三端子レギュレ
ータ5を介して直流電源1から電圧を印加し、その三端
子レギュレータ5の接地端子にツェナーダイオードや抵
抗等のインピーダンス素子6を接続し、このインピーダ
ンス素子6に並列にトランジスタ7を接続し、起動時に
はトランジスタ7をオフとして三端子レギュレータ5の
出力電圧を制御回路4の起動電圧以上とし、時定数回路
8の設定時間経過によりトランジスタ7をオンとして、
三端子レギュレータ5の出力電圧を制御回路4の運転時
の動作電圧とするもので、起動時のみ制御回路4に起動
電圧以上の電圧を印加し、運転時には所望の動作電圧に
低減できるから、運転時の電力損失を低減すると共に、
Mo3トランジスタ2のゲート電圧を所望の値として、
MOSトランジスタ2のスイッチング損失を低減するこ
とができる利点がある。
にゲート電圧を印加する制御回路4に、三端子レギュレ
ータ5を介して直流電源1から電圧を印加し、その三端
子レギュレータ5の接地端子にツェナーダイオードや抵
抗等のインピーダンス素子6を接続し、このインピーダ
ンス素子6に並列にトランジスタ7を接続し、起動時に
はトランジスタ7をオフとして三端子レギュレータ5の
出力電圧を制御回路4の起動電圧以上とし、時定数回路
8の設定時間経過によりトランジスタ7をオンとして、
三端子レギュレータ5の出力電圧を制御回路4の運転時
の動作電圧とするもので、起動時のみ制御回路4に起動
電圧以上の電圧を印加し、運転時には所望の動作電圧に
低減できるから、運転時の電力損失を低減すると共に、
Mo3トランジスタ2のゲート電圧を所望の値として、
MOSトランジスタ2のスイッチング損失を低減するこ
とができる利点がある。
又1個の三端子レギュレータ5とインピーダンス素子6
とトランジスタ7と時定数回路8とを設けるだけである
から、簡単な構成で済むことになり、駆動回路の経済化
を図ることができる利点がある。
とトランジスタ7と時定数回路8とを設けるだけである
から、簡単な構成で済むことになり、駆動回路の経済化
を図ることができる利点がある。
第1図は本発明の実施例の要部ブロック図、第2図は本
発明の実施例の動作説明図、第3図は従来例の要部ブロ
ック図、第4図は制御回路の要部ブロック図、第5図は
従来例のスイッチング動作説明図である。 1は直流電源、2はMOSトランジスタ、3はトランス
、4は制御回路、5は三端子レギュレータ、6はインピ
ーダンス素子、7はトランジスタ、8は時定数回路、9
は電源スィッチ、1.0.11はトランジスタ、12は
整流平滑回路である。 特許出願人 富士通電装株式会社 代理人弁理士 相 谷 昭 司
発明の実施例の動作説明図、第3図は従来例の要部ブロ
ック図、第4図は制御回路の要部ブロック図、第5図は
従来例のスイッチング動作説明図である。 1は直流電源、2はMOSトランジスタ、3はトランス
、4は制御回路、5は三端子レギュレータ、6はインピ
ーダンス素子、7はトランジスタ、8は時定数回路、9
は電源スィッチ、1.0.11はトランジスタ、12は
整流平滑回路である。 特許出願人 富士通電装株式会社 代理人弁理士 相 谷 昭 司
Claims (1)
- 【特許請求の範囲】 直流電源(1)からMOSトランジスタ(2)を介して
トランス(3)の一次巻線に電圧を印加し、該トランス
(3)の二次巻線の出力電圧を安定化させる制御回路(
4)を含む駆動回路に於いて、 前記直流電源(1)から前記制御回路(4)に電圧を印
加する為の三端子レギュレータ(5)と、該三端子レギ
ュレータ(5)の接地端子に接続したインピーダンス素
子(6)と、 該インピーダンス素子(6)に並列に接続したトランジ
スタ(7)と、 該トランジスタ(7)を前記直流電源(1)からの電圧
を印加した時にオフとし、所定時間経過後にオンとする
時定数回路(8)と を備えたことを特徴とするMOSトランジスタの駆動回
路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2158633A JP2520768B2 (ja) | 1990-06-19 | 1990-06-19 | Mosトランジスタの駆動回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2158633A JP2520768B2 (ja) | 1990-06-19 | 1990-06-19 | Mosトランジスタの駆動回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0449852A true JPH0449852A (ja) | 1992-02-19 |
JP2520768B2 JP2520768B2 (ja) | 1996-07-31 |
Family
ID=15675977
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2158633A Expired - Lifetime JP2520768B2 (ja) | 1990-06-19 | 1990-06-19 | Mosトランジスタの駆動回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2520768B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006054955A (ja) * | 2004-08-11 | 2006-02-23 | Rohm Co Ltd | 電源装置 |
JP2009150688A (ja) * | 2007-12-19 | 2009-07-09 | Dkk Toa Corp | 分析装置 |
-
1990
- 1990-06-19 JP JP2158633A patent/JP2520768B2/ja not_active Expired - Lifetime
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006054955A (ja) * | 2004-08-11 | 2006-02-23 | Rohm Co Ltd | 電源装置 |
US7723971B2 (en) | 2004-08-11 | 2010-05-25 | Rohm Co., Ltd. | Power supply |
JP4498851B2 (ja) * | 2004-08-11 | 2010-07-07 | ローム株式会社 | 電源装置 |
JP2009150688A (ja) * | 2007-12-19 | 2009-07-09 | Dkk Toa Corp | 分析装置 |
Also Published As
Publication number | Publication date |
---|---|
JP2520768B2 (ja) | 1996-07-31 |
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