JPH0448360A - 電子計算機における診断方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 記憶容量をある単位（ユニット）ごとに増設できる電子
計算機の動作を確認するための試験２診断力式に関し、 主記憶装置に搭載される記憶容量が最小単位であっても
、最大記憶容量を搭載した時と同じ様に、中央処理装置
（ＣＰＬＩ）、チャネル、及び主記憶装置をテストプロ
グラムにより試験（診断）できることを目的とし、 主記憶装置の基本記憶容量の、例えば、１／２の記憶容
量を、ある単位（ユニット）とし、ユニットごとに、試
験１診断時の書き込み／読み出しくアクセス）の対象と
なる先頭アドレスを格納する割当レジスタ（０，〜）と
、該割当レジスタ（０゜〜）に設定されている先頭アド
レスと、アクセスアドレスとの比較回路（ＣＭＰＯ，〜
）とを設けて、中央処理袋Ｗ　（ＣＰｔｌ）からの命令
で、該割当レジスタ（０，〜）に、試験対象のユニット
の先頭アドレスを設定して、試験（診断）を行い、順次
、割当しジスタ（０，〜）に設定する各ユニットの先頭
アドレスを最大記憶容量（最終ユニット）まで切り替え
ていくことで、主記憶装置の全領域が、中央処理装置（
ＣＰＵ）　、及び、チャネルよりアクセスできるように
構成する。

〔産業上の利用分野〕

本発明は、記憶容量をある単位（ユニット）ごとに増設
できる電子計算機の動作を確認するための試験方法に関
する。

一般に、電子計算機に内蔵される主記憶装置の記憶容量
は、顧客が納入前に基本記憶容量に加える増設メモリー
の数を指定することで設定される。

又、納入後であっても増設メモリーを搭載する事により
、記憶容量を増やすことが出来る拡張性を有している。

この為、電子計算機の試験（検査）部門において、基本
単位の記憶容量での出荷であっても増設メモリーを最大
記憶容量になるまで搭載し、動作確認を行う事が不可欠
なものとなる。

従って、試験（検査）部門で試験の為の設備として増設
メモリーを保有しておく必要があり、最大記憶容量が増
大する動向に伴い、保有する増設メモリーも多量なもの
となり設備費の削減が求められる。

又、製品納入後においてメモリー増設の要求があっても
、事前に保守時間を利用して、装置の正常動作の確認が
できる試験（診断）方式が必要とされる。

〔従来の技術と発明が解決しようとする課題〕第３図は
従来の電子計算機における試験方式を説明する図であり
、（ａ）はシステム構成の例を示し、（ｂ）は問題点を
説明している。

本図（ａ）において、３ａは主記憶袋Ｗ３の記憶部であ
り、基本メモリー３１が１個実装され、ｎ個の増設メモ
リー３１ａが搭載出来ることを示している。該増設メモ
リー３１ａの数量は顧客の要望により搭載するのである
から、本図のように、基本メモリー３１のみの実装で装
置（製品）を出荷することもある。

然し、試験（検査）時においては、中央処理装置（ＣＰ
Ｕ）　１．主記憶制御部３ｂ、チャネル（−０，−１，
〜ｎ）　２が最大記憶容量が実装されても動作が正常な
ことを確認する必要から、主記憶装置３内の点線枠で示
した記憶部３ａｂのように、増設メモリー３１ａを全て
搭載された状態にしておく事が不可欠である。

中央処理装置（以下、ＣＰＵという）１の動作試験を例
にして説明すると、第３図（ｂ）に示すようにＣＰＵ　
１からの主記憶装置３への書き込み／読み出しくアクセ
ス）は、記憶制御部１３がアクセスの対象となる主記憶
装置３上の番地（アドレス）をシステムバス４に送出し
、主記憶装置３の主記憶制御部３ｂが受は取ることで行
なわれるので、記憶部３ａに最大容量のメモリー（最大
アドレスまで）を実装しないと、上記ＣＰＵ　１の記憶
制御部１３、システムバス４．及び、主記憶制御部３ｂ
に障害（故障）があっても試験時に検出できないことが
ある。

二の為、試験（検査）部門において増設メモリー（１，
２，〜）３１ａを保有しなければならず、設備費用がか
かるという問題があった。

本発明は上記従来の欠点に鑑み、記憶容量をある単位（
ユニット）ごとに増設できる電子計算機の動作を確認す
るための試験２診断力式において、主記憶装置に搭載さ
れる記憶容量が最小単位であっても、最大記憶容量を搭
載した時と同じ様に、中央処理装置（ＣＰＵ）　、チャ
ネル、及び主記憶装置をテストプログラムにより試験（
診断）することができる試験９診断力式を提供すること
を目的とするものである。

〔課題を解決するための手段〕

第１図は本発明の原理構成図である。

上記の問題点は下記の如くに構成された試験。

診断方式によって解決される。

電子計算機の主記憶装置３の基本記憶容量の、例えば、
１／２の記憶容量をある単位（ユニット）３０とし、該
単位（ユニット）３０毎に、試験１診断時の書き込み／
読み出しアクセスの対象となる先頭アドレスを格納する
割当レジスタ（０，〜）３２と、該割当レジスタ（０，
〜）３２に設定されている先頭アドレスと、アクセスア
ドレスとの比較回路（ＣＭＰＯ，〜）３３とを設けて、 上記割当レジスタ（０，〜）３２に、上記単位（ユニッ
ト）３０が搭載されたときの先頭アドレスを設定し、上
記比較回路（ＣＭＰＯ，〜）３３において一致がとれた
単位（ユニット）３０にアクセスして、試験。

診断するように構成する。

〔作用〕

即ち、本発明の主旨を第１図に示した、基本メモリー１
個、増設メモリー１個を搭載した状態が最大記憶容量で
ある主記憶袋ｆ３を例に説明すると、記憶部３ａに搭載
される基本メモリー３１．及び、増設メモリー３１ａの
アドレス領域を、例えば、２分割し、アドレスの昇順に
ユニット（０，１，２，３）３０とし、各ユニット（０
，１，２，３）　３０に対応して、割当レジスタ（０，
１，２，３）　３２．比較回路（Ｃ門Ｐ０．１，２．３
）３３を設け、ＣＰＵ　１が試験（診断）に先駆けて、
各ユニット（０，〜）３０の記憶領域の先頭アドレスを
システムバス４上に送出し、各ユニット（０゜〜）３０
のアドレス領域の先頭アドレスを、該割当レジスタ（０
，〜）３２に格納する命令を発行し、以降ＣＰＵ　１．
及び、チャネル２からの記憶部３ａへの書き込み／読み
出しくアクセス）は、システムバス４上のアクセスアド
レスと、上記割当レジスタ（０，〜）３２が比較回路（
ＣＭＰＯ，〜）３３で一致がとれたユニットｃｏ、ｉ、
〜）３０に対して行うことにより、例えば、増設メモリ
ー３１ａが実装されていなくとも、ユニット２．又は、
ユニット３３０の領域の先頭アドレスを、例えば、割当
レジスタ１３２に格納し、基本メモリー３１の後半（ユ
ニット１）にユニット２．又は、ユニット３のＭ域を割
り当て、記憶部３ａの全領域のアクセスが基本メモリー
３１だけの実装の時でも行えるよう構成したものである
。

即ち、本発明によれば、ＣＰＵ、及び、チャネルより記
憶部へのアクセスは、試験（診断）に先駆けて割当レジ
スタ（０，〜）に格納された各ユニットの先頭アドレス
とシステムバス上のアクセスアドレスを、比較回路（Ｃ
ＭＰＯ，〜）で比較し、一致がとれたユニット（０，〜
）に対して、該比較回路（ＣＭＰＯ１〜）がアクセスの
許可信号を、対応するユニットに与えるように機能する
結果、記憶部の任意の領域へのアクセスを実装されてい
るメモリーの領域で、アクセスを行うことができ、この
動作を最大記憶領域（最終ユニット）まで繰り返してい
くことで、該増設メモリが実装されていなくても、該中
央処理装置（ＣＰＬＩ）　、チャネルで、主記憶装置の
全アドレスに対する動作の試験（診断）ができる効果が
ある。

〔実施例〕

以下本発明の実施例を図面によって詳述する。

前述の第１図は本発明の原理構成図であり、第２図は本
発明の一実施例を示した図であって、主記憶装置３の記
憶部３ａに搭載されている、基本メモリー（実際には、
例えば、１枚のプリント板で構成されている）３１を、
ある単位（ユニット）、例えば、１／２容量のユニット
（０，１）　３０に分割し、該ユニット（０，１）　３
０を単位として、少なくとも、該基本メモリー３１〜を
構成している各ユニット（０，１，〜）３０対応に、割
当レジスタ（０，１，〜）３２と、比較回路（ＣＭＰｏ
、１．〜）３３とを設けて、例えば、主記憶領域のハー
ドウェア領域（ＨＳ＾）が設定されるユニット（０）　
３０を除いた、他のユニット（１，２゜〜）３０に対応
する割当レジスタ（１，２，〜）３２に、試験１診断に
先立って、増設メモリー（１，〜）３１ａに対応する各
ユニット（２，〜）の先頭アドレスを設定して、例えば
、該基本メモリー３１のみで、最大容量迄の増設メモリ
ー（１，〜）３１ａを搭載したときの中央処理装置（Ｃ
ＰＵ）　１．チャネル２からのメモリアクセスの試験３
診断を行う手段が本発明を実施するのに必要な手段であ
る。尚、全図を通して同じ符号は同じ対象物を示してい
る。

以下、第１図を参照しながら、第２図によって、本発明
の試験９診断力式を説明する。

先ず、オペレータが電源投入を指示後、サービスプロセ
ッサ（ＳＶＰ）５は主記憶装置３の割当レジスタ（０・
・ｎ）３２に記憶部３ａに搭載されているユニット（０
・・ｎ）３０の割当アドレスを昇順に格納することによ
り、ＣＰＵ　１．及び、チャネル（−０，−１，〜）２
より記憶部３ａへの書き込み／読み出しくアクセス）は
従来通り行なわれるので、プログラムを起動することが
でき、主記憶装置３に搭載されているユニット（０，〜
）３０の記憶領域の試験（診断）を行う。

次に、このプログラム上の、主記憶装置３のユニッ）（
０，１，〜）３０の割当更新命令がＣＰＵ　１の命令フ
ェッチ制御部１０で解読されると、該更新情報がマイク
ロプログラム格納部１２から読み出されたマイクロプロ
グラムにより、インタフェース制御部１工からシステム
バス４上に送出され、主記憶装置３の主記憶制御部３ｂ
はこの更新情報に基すき、割当レジスタ（０，１，〜）
３２にユニット（０゜１、〜）３０のアドレス領域設定
情報（先頭アドレス）を設定することにより、現在搭載
されていない記憶領域の任意のユニッ）　（２，３，〜
）３０を搭載されているユニット（０，１，〜）に割り
当てることができる。

このように、各ユニット（２，３，〜）３０の記憶領域
を試験（診断）に先駆けて、主記憶装置３内に設けられ
ている割当レジスタ（０，１，〜）３２に設定し、以降
、ＣＰＵ　１．チャネル２よりの書き込み／読み出しく
アクセス）は、システムバス４上にアクセスアドレスを
送出することにより行われるので、主記憶装置３ではシ
ステムバス４上のアクセスアセスドレスと割当レジスタ
（０，１，〜）３２とが一致した比較回路（ＣＭＰｏ、
１．〜）３３より、アクセス許可信号■を各ユニット（
０，１，〜）３０に送出することにより、１つのユニッ
トを選択して書き込み／読み出し動作を行い、あるユニ
ット領域の試験（診断）が終了、したら、プログラムで
再び記憶領域を、上記割当更新命令で更新（割当更新命
令の実行）し、次の領域の試験（診断）を行い、この動
作を最大記憶領域（最終ユニット）まで繰り返すことに
よって全記憶領域がアクセスできる。

ここで、ｃｐｕ　を内の■、■は領域レジスタであり、
更新命令の実行時に主記憶装置３０割当レジスタ（０，
１，〜）３２と同一の領域情報を保持しておく事により
、領域レジスタ［株］をプログラムが参照することで設
定領域が確認でき、例えば、割り当てのないアドレスに
アクセスすることを防止し、又、領域レジスタ＠は、プ
ログラムが誤って割り当てのないアドレスにアクセス要
求した時に、システムバス４上に無効なアドレスを送出
することを防ぐとともに、前述のマイクロプログラムに
アドレスの異常を報告することによりプログラム割り込
みを起こし、プログラムがアドレス指定の例外を検知で
きる。

主記憶装置３の信号線■は、アドレスの異常信号であり
、システムバス４上のアクセスアドレスと全ての比較回
路（０・・ｎ）３３で一致がとれなかった（例えば、ハ
ードウェアの故障）ときにシステムバス４を介してＣＰ
Ｕ　１に報告され、ＣＰＵ　１はハードウェア故障の処
理を行うことができる。

又、［株］は割当レジスタ（０，〜）３２の構成例を示
したものであり、■は該当の割当レジスタ（０，〜）３
２が有効（アクセスできる）であることを示し、０〜ｎ
は記憶領域の割り当て位置を示すものである。

このように、本発明は、主記憶装置の基本記憶容量の、
例えば、１／２をある単位ユニットとし、各ユニットに
アドレス領域を格納する割当レジスタを付加し、該割当
レジスタに任意の記憶領域の実装領域の先頭アドレスを
割り当てるようにすることで、該主記憶装置に、全ての
基本メモリー増設メモリーが搭載されていな（でも、例
えば、基本メモリーのみで、咳主記憶装置の全領域を含
めて、中央処理装置（ＣＰＵ）、チャネルからの動作を
試験、診断することができるようにした所に特徴がある
。

尚、上記実施例においては、基本メモリー３１の記憶容
量の１７２容量をある単位ユニットとし、そのユニット
単位に割当レジスタを設けた例で説明したが、これに限
定されるものではなく、一般に、基本メモリーの記憶容
量の１／ｎを単位、即ち、ユニットとするようにできる
ことはいう迄もないことである。

又、上記実施例においては、複数個の増設メモリー（１
，〜）３１ａの各ユニット（２，３，〜）３０に対して
、割当レジスタ（２，３，〜）３２を設けた例で説明し
たが、本発明の本質から言えば、例えば、基本メモリー
３１のユニッ）（０，１）　３０に対して、割当レジス
タ（０，１）　３２を設けるだけで事足りる。

然し、本実施例に示したように、複数個、或いは、全基
本メモリー３１．増設メモリー（１，〜）３２の各ユニ
ット（０，１，〜ｎ）３０に対して、本発明の割当レジ
スタ（０，１，〜ｎ）３２を設けることで、試験９診断
に先立って、各割当レジスタ（１，２，〜）３２に設定
する各ユニットの記憶領域の先頭アドレスを設定する回
数が減り、該試験１診断を高速化することができること
は明らかである。

〔発明の効果〕

以上、詳細に説明したように、本発明によれば記憶部に
搭載される基本メモリーの領域を、例えば、２分割した
単位を１つのユニットとし、全記憶領域をアドレスの昇
順にユニット（０，１、・ｎ）として各ユニットに割当
レジスタと、比較回路を設け、ｃｐｕが試験（診断）に
先駆けて、各ユニットの記憶領域を示す設定情報（先頭
アドレス）をシステムバス上に送出して、各ユニットの
アドレス領域を割当レジスタに設定し、以降、ＣＰＵ、
及び、チャネルからの主記憶装置への書き込み／読み出
しくアクセス）は、システムバス上のアクセスアドレス
と割当レジスタが比較回路で一致がとれたユニットに対
して行われることにより、例えば、増設メモリーが実装
されていないユニットの記憶領域を、現在搭載されてる
ユニ・ントに対応する割当レジスタに設定して試験（診
断）を行い、順次、該割当レジスタへの先頭アドレスの
設定を最大記憶容量（最終ユニット）まで繰り返すこと
で、記憶部の全領域のアクセスが基本メモリーだけの実
装の時でも行えるので、試験（検査）部門において増設
メモリーを保有する必要がなくなり、設備投資費を不要
とすることができる。

又、製品納入後において顧客よりメモリー増設の要求が
あっても、事前に保守時間を利用して装置の正常動作の
確認ができるので、故障の早期発見ができる効果もある
。

【図面の簡単な説明】

第１図は本発明の原理構成図。 第２図は本発明の一実施例を示した図。 第３舅は従来の電子計算機における診断方式を説明する
図。 である。 ３１は基本メモリー、３１ａは増設メモリー３２は割当
レジスタ（０，１，２，〜）。 ３３は比較回路（ＣＭＰｏ、１．〜）。 ■、＠は領域レジスタ。 ［相］は信号線 をそれぞれ示す。 図面において、 １は中央処理装置（ＣＰＵ）　。 ２はチャネル（−１，−２，〜＋　−ｎ）　＋１０は命
令フェッチ制御部。 １１はインタフェース制御部。 １２はマイクロプログラム格納部。 ３は主記憶装置。 ３ａは記憶部。 ３０はユニット（０，１，〜）。 ３ｂは主記憶制御部。

Claims (1)

【特許請求の範囲】
1. 電子計算機の主記憶装置（３）の基本記憶容量の１／ｎ
   （ｎは正の整数）の記憶容量をある単位（ユニット）（
   ３０）とし、該単位（ユニット）（３０）毎に、試験，
   診断時の書き込み／読み出しアクセスの対象となる先頭
   アドレスを格納する割当レジスタ（０，〜）（３２）と
   、該割当レジスタ（０，〜）（３２）に設定されている
   先頭アドレスと、アクセスアドレスとの比較回路（ＣＭ
   Ｐ０，〜）（３３）とを設けて、上記割当レジスタ（０
   ，〜）（３２）に、上記単位（ユニット）（３０）が搭
   載されたときの先頭アドレスを設定し、上記比較回路（
   ＣＭＰ０，〜）（３３）において一致がとれた単位（ユ
   ニット）（３０）にアクセスして、試験，診断するよう
   に構成したことを特徴とする電子計算機における診断方
   式。