JPH0447586A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、ダイナミックＲＡＭ　（ランダム・アクセス
・メモリ）等において、電源配線の配線抵抗（インピー
ダンス）による各メモリアレイ間の動作マージンの差、
及びセンスアンプ回路動作時における充放電電流による
ノイズの発生を低減する半導体記憶装置に関するもので
ある。

（従来の技術） 従来、この種の半導体記憶装置としては、例えば第２図
に記載されるようなものがあった。以下、その構成を図
を用いて説明する。

第２図は、従来の半導体記憶装置、例えばダイナミック
ＲＡＭの概略の構成図である。

この半導体記憶装置は、電源電圧供給源である接地電位
パッド（以下、■ＳＳパッドという）１及び電源電位パ
ッド（以下、ＶＣＣパッドという）２を有し、その■Ｓ
Ｓパッド１及びＶＣＣパッド２には、電源配線３，４が
それぞれ接続されている。この電源配線３と４間には、
複数のメモリアレイ１０−１〜１０−Ｎが接続されてい
る。このメモリアレイ１０−１〜１０−Ｎの数は、例え
ば４ＭビットのダイナミックＲＡＭの場合、８個のメモ
リアレイ１０−１〜１０−８が設けられる。

各メモリアレイ１０−１〜１０−８は、例えば５１２に
ビットのメモリセルマトリクス１０ａと、センスアンプ
回路群１０ｂと、該センスアンプ回路群１０ｂの動作を
制御する制御回路１０ｃとで、構成されている。この他
に、図示していないが、チップ外部からの信号を入力す
る入力回路や、メモリセルの情報を外部に出力する出力
回路、及びメモリセルに外部からのデータを書込むため
の書込み回路等の周辺回路も、■ＳＳパッド１及び■Ｃ
Ｃパッド２に接続されている。

この半導体記憶装置では、■ＳＳパッド１及びＶＣＣパ
ッド２から電源電圧が供給されると、その電源電圧が電
源配線３．４を介して各メモリアレイ１０−１〜１０−
Ｎへそれぞれ印加される。

すると、各メモリアレイ１０−１〜１０−Ｎが動作し、
データの書込みあるいはデータの読出しというアクセス
動作が実行される。

この種の半導体記憶装置では、その記憶容量が数Ｍビッ
トというように大容量でかつ高集積化されるに従い、電
源配線３．４の配線長が数１０ｍｍ程度にまで達するよ
うになり、その電源配線３゜４に生じる配線抵抗ｒが無
視できなくなってきている。そのため、■ＳＳパッド１
及び■ＣＣパッド２から各メモリアレイ１０−１〜ＩＣ
）−Ｈに沿って配置される電源配線３．４は、ｖｓｓパ
ッド１及び■ＣＣパッド２がらのインピーダンスを下げ
るために、低シート抵抗値を持つ材料（例えば、アルミ
ニウム）で形成し、かつその配線幅を太くするようにし
ている。

この半導体記憶装置の具体的な構成例が第３図に示され
ると共に、その第３図中のメモリアレイの一樽成例を示
す回路図が第４図に示されている。

第３図に示すように、■ＳＳパッド１に接続された電源
配線３と、■ＣＣパッド２に接続された電源配線４との
間には、複数のメモリアレイ１０１〜１０−Ｎが接続さ
れている。各メモリアレイ１０−１〜ｌ０−Ｎ内のセン
スアンプ回路は、センスラッチ信号ＳＬＮを供給する共
通ノードＮ１、及び制御信号ＳＮによりオン、オフ動作
するセンスアンプ回路駆動用のＮチャネル型ＭＯＳトラ
ンジスタ（以下、ＮＭＯ３という＞１１−１〜１１−Ｎ
を介して、電源配線３に接続されている。

さらに、各メモリアレイ１０−１〜１０−Ｎ内のセンス
アンプ回路は、センスラッチ信号ＳＬＰを供給する共通
ノードＮ２、及びＩＩＩ御信号ＳＰによりオン、オフ動
作するセンスアンプ回路駆動用のＰチャネル型ＭＯ８）
−ランジスタ（以下、ＰＩＶＩＯ８という）１２−１〜
１２−Ｎを介して、電源配線４に接続されている。

また、ＶＳＳパッド１及びＶＣＣパッド２には、半導体
記憶装置の入出力等を制御する複数の周辺回路１３−１
〜１３−４が接続されている。

各メモリアレイ１０−１〜１０−Ｎは、同一の回路であ
り、その−例としてメモリアレイ１〇−１の回路構成を
第４図を参照しつつ説明する。

このメモリアレイ１０−１は、メモリセルマトリクス１
０ａと、複数のセンスアンプ回１１ｔ　１０　ｂ１〜１
０ｂｎからなるセンスアンプ回路群１０ｂと、制御回Ｂ
１０　ｃとで、構成されている。制御回路１０ｃは、複
数のワード線駆動回路３０□。

・・・、プリチャージ回路３１、〜３１ｎ、及びトラン
スファゲート３２１〜３２ｎ等で構成されている。

メモリセルマトリクス１０ａは、複数のワード線ＷＬ１
〜ＷＬｎと、複数のビット線対ＢＬ１゜百丁１〜ＢＬｎ
、百丁ネと、それらの各交差箇所に接続された１トラン
ジスタ型の複数のメモリセル２０１１〜２０ｎｎとで、
構成されている。各ビット線対Ｂ　Ｌ　１　、π１〜Ｂ
Ｌｎ、［３丁。には、センスアンプ回路１０ｂ、〜１０
ｂｎがそれぞれ接続されている。この各センスアンプ回
１１０ｂ１〜１０ｂ　　は、共通ノードＮｌ、Ｎ２上の
センスラッチ信号ＳＬＮ、ＳＬＰにより活性化されて各
ビット線対の電位差を検知・増幅する回路であり、２個
のＮＭＯ８２１ａ、２１ｂ及び２個の２ＭＯ８２１ｃ、
２１ｄより構成されている。

各ワード線ＷＬ１〜ＷＬｎには、ワード線駆動回路３０
□、・・・がそれぞれ接続されている。このワード線駆
動回路３０□、・・・は、行デコード選択信号ＸＤ　　
　・・・により、各ワード線ＷＬ１〜ＷＬ１゛ □を”Ｈ”レベル（＝ＶＣＣ）に立上げ、まなＬ”レベ
ル（−ＶＳＳ）に立下げる機能を有している。各ビット
線対ＢＬ１．π１〜ＢＬ。

π　には、プリチャージ信号ＥＱによってその各ビット
線対を基準電位ＶＲにプリチャージするプリチャージ回
路３１１〜３１ｎがそれぞれ接続されている。また各ビ
ット線対ＢＬ工、π１〜ＢＬ　　　π　は、列デコード
選択信号ＹＤ１〜ｎｌ　　　　　ｎ ＹＤｎにより、オン、オフ動作してビット線対上のデー
タを相補的なデータ線ＤＢ、ＤＢに転送するトランスフ
ァゲート３２１〜３２ｎがそれぞれ接続されている。

第５図は第４図の動作波形図であり、この図を参照しつ
つ、第３図及び第４図の動作を説明する。

例えば、第４図中のメモリセル２０１１に“１”の情報
が格納されており、その情報を読出す場合の動作につい
て以下説明する。

第５図において、ビット線対ＢＬ１．百Ｌ１〜ＢＬ　　
、ＢＬ　　（７）電位を基準電位ＶＲ（−１／２ｎ　　
　　　　ｎ ・■ＣＣレベル）にプリチャージしているプリチャージ
回路３１．〜３１ｏのプリチャージ信号ＥＱを、“°Ｈ
”レベルからＬ”レベルに立下げてプリチャージを終了
する。そして、列デコード選択信号ＸＤ工が入力される
ワード線駆動回路３０１により、ワード線ＷＬ１を゛°
Ｈ″レベルに立上げる。すると、メモリセル２０１１内
の情報ＩＩ　Ｉ　ＩＩがビット線ＢＬ１へ出力され、そ
のビット線対ＢＬ１．π１に微小な電位差が生じる。

ワード線ＷＬ１を立上げた後、制御信号ＳＮをＩＬ　Ｈ
Ｉ＋レベルに立上げると共に制御信号ＳＰをｉｔ　Ｌ　
＋ｔレベルに立下げる。これにより、センスアンプ回路
駆動用のＮＭＯ８ＩＩ−１及び１ＭＯ８１２−１がオン
状態となり、基準電位ＶＲにプリチャージされている共
通ノードＮｌ、Ｎ２上のセンスラッチ信号ＳＬＮが■Ｓ
Ｓレベルに、センスラッチ信号ＳＬＰがＶＣＣレベルに
なり、センスアンプ回路１０ｂ　　　・・・が動作する
。センスアンド ブ回路１０ｂ　　　・・・が動作すると、ビット線百丁
１゛ １、”’からＮＭＯ３２１ａ、共通ノードＮ１、及びＮ
ＭＯ３ＩＩ−１を介して電源配線３へ放電電流１１が流
れると共に、共通ノードＮ２、及びＰＭＯ３２１ｄを介
してビット線ＢＬ　　　・・・へ充電１・ 電流■２が流れる。このセンスアンプ回路１０ｂ０．・
・・のセンス動作により、ビット線対ＢＬ１゜百Ｔ″　
　・・・の微小な電位差が検知、増幅される。

ト センスアンプ回路１０ｂ　　　・・・により十分に増１
゜ 幅された後、列デコード選択信号ＹＤ１が“Ｌ′。

レベルからＩＩ　ＨＩＩレベルに立上がってトランスフ
ァゲート３２１がオン状態となり、ビット線対ＢＬ１．
π１上の電位がデータ線ＤＢ、ＤＢへ転送され、データ
の読出しが行われる。

この種の半導体記憶装置では、より高速なセンス動作を
行うために、センスラッチ信号ＳＬＮ。

ＳＬＰをより速く動作させることが行われる。その方法
としては、センスラッチ信号ＳＬＮ、ＳＬＰを出力する
ＮＭＯ８１１−１〜１１−Ｎ及び１ＭＯ８１２−１〜１
２−Ｎのサイズを大きくしたり、あるいは第３図に示す
電源配線３．４や共通ノードＮｌ、Ｎ２の配線を、シー
ト抵抗の小さいメタル（例えば、アルミニウム）で形成
してインピーダンスを下げる等の方法がある。

（発明が解決しようとする課題） しかしながら、上記構成の半導体記憶装置では、次のよ
うな課題があった。

（１）　第２図の問題 Ｍビットのように大容量かつ高集積化された半導体記憶
装置では、電源配線３，４の配線長が例えば１５ｍｍ程
度にまで達するため、その配線抵抗ｒが無視できなくな
る。例えば、電源配線３゜４をシート抵抗値の小さな例
えばアルミニウムで形成した場合、そのアルミニウムの
膜厚が６０００人程度０時のシート抵抗は約０，０６Ω
となる。

そのため、■ＳＳパッド１あるいはＶＣＣパッド２から
最遠端のメモリアレイ１０−Ｎあるいは１０−１までの
配線長／配線幅を１５ｍｍ／１００μｍとしても、０．
０６Ωｘ１５０００／１００＝９Ωの配線抵抗が付くこ
とになる。

このような配線抵抗ｒが発生すると、■ＳＳパッド１あ
るは■ＣＣパッド２から各メモリアレイ１０−１〜１０
−Ｎまでの電源インピーダンスに差が生じるため、各メ
モリアレイ１０−１〜１０−Ｎ間で動作マージン差が発
生し、アクセスタイムの遅延等が生じる問題があった。

（２）　第３図、第４図の問題 従来の半導体記憶装置において、センスアンプ回路駆動
用のＮＭＯ８ＩＩ−１〜１１−Ｎ及び１ＭＯ８１２−１
〜１２−Ｎのサイズを大きくしたり、あるいは電源配線
３．４及び共通ノードＮｌ。

Ｎ２の配線をシート抵抗値の小さなメタルで形成するこ
とにより、センス動作の高速化を図ることが可能である
。しかし、センス動作の高速化を図ることにより、第４
図に示すように、センスアンプ回路動作時の充電電流■
２及び放電電流１１が増加し、電源配線４，３における
■ＣＣレベルの大きな落ち込みや、■ＳＳレベルの大き
な浮きが生じる。このような落ち込みや浮きが生じると
、それがノイズの形でセンスラッチ後の動作に影響し、
アクセスタイムの遅延や、回路閾値が変動する。特に、
第３図の周辺回路１３−１〜１３−４内に設けられるＴ
ＴＬレベル（トランジスタ・トランジスタ・ロジック・
レベル）を受けて動作する初段回路のＴＴＬマージンの
低下等が発生するという問題があった。

本発明は前記従来技術が持っていた課題として、各メモ
リアレイの電源インピーダンス差による動作マージン差
の点、及びセンスアンプ回路動作時の充放電電流の増大
によって動作マージンの低下が発生するという点につい
て解決した半導体記憶装置を提供するものである。

（課題を解決するための手段） 前記課題を解決するなめに、第１の発明は、共通ノード
上のセンスラッチ信号で動作するセンスアンプ回路によ
り、メモリセルが接続されたビット線対の電位差を検知
・増幅するメモリアレイが複数配列され、それらの各メ
モリアレイが電源配線を介して電源電圧供給源に接続さ
れた従来の半導体記憶装置において、次のような手段を
講じたものである。即ち、前記電源配線は、前記複数の
メモリアレイに沿って配置された主配線と、前記各メモ
リアレイ内に配置された副配線とで構成する。そして、
前記電源電圧供給源から最遠端に位置するメモリアレイ
までの前記主配線のインピーダンスよりも大きな抵抗値
を有する抵抗素子を介して、前記主配線と前記副配線と
を相互に接続したものである。

第２の発明では、従来の半導体記憶装置において、抵抗
素子が直列接続され制御信号によりオン。

オフ動作するセンスアンプ回路駆動用のトランジスタを
介して、前記各メモリアレイ内の共通ノードを前記電源
配線に接続したものである。

第３の発明では、前記第２の発明において、前記制御信
号より所定時間遅れた切換信号によりオン、オフ動作す
るスイッチ手段を、前記抵抗素子に並列接続したもので
ある。

（作用） 第１の発明によれば、以上のように半導体記憶装置を構
成したので、電源電圧供給源から供給される電源電圧は
、主配線及び各抵抗素子を介して副配線に供給され、さ
らに副配線から各メモリアレイに供給される。ここで、
各抵抗素子は、主配線に生じる配線抵抗よりも大きな抵
抗値に設定されているため、実質上配線抵抗が無視され
て各メモリアレイの電源インピーダンスが該抵抗素子の
抵抗値で決まる。これにより、各メモリアレイ間の電源
インピーダンスの差が小さくなり、各メモリアレイの動
作マージン差が小さくなってアクセス等の制御タイミン
グの設定の容易化が図れる。

第２の発明では、制御信号によってセンスアンプ回路駆
動用のトランジスタがオン状態となると、そのトランジ
スタから出力されるセンスラッチ信号が各メモリアレイ
内の共通ノードを介してセンスアンプ回路に与えられる
。すると、センスアンプ回路が動作してビット線対上の
電位差が検知・増幅される。この際、センスアンプ回路
駆動用のトランジスタを介して、センスアンプ回路と電
源配線との間に充放電電流が流れるが、その充放電電流
が抵抗素子により低減されるので、電源配線上の電源電
位の変動が抑制され、ノイズ低下による動作マージンの
低下の防止が図れる。

第３の発明では、前記第２の発明において、センスアン
プ回路の動作時に、センスアンプ回路駆動用のトランジ
スタより所定時間遅れて、切換信号によりスイッチ手段
がオン状態となって抵抗素子の両端が短絡される。その
ため、センスアンプ回路駆動用のトランジスタを介して
流れる充放電電流の急激な変動が分散され、発生する電
源ノイズが小さくなると共に、抵抗素子挿入による動作
速度の低下を防止してデータ転送スピードの向上が図れ
る。

従って、前記課題を解決できるのである。

（実施例） 第１図は、本発明の第１の実施例を示す半導体記憶装置
、例えばダイナミックＲＡＭの概略の構成図である。

この半導体記憶装置は、ＶＳＳパッド５１と■ＣＣパッ
ド５２とを有し、その■ＳＳパッド５１には電源配線５
３が、ＶＣＣパッド５２には電源配線５４がそれぞれ接
続され、該電源配線５３と５４との間に複数のメモリア
レイ６０−１〜６〇−Ｎが接続されている。

ＶＳＳ側の電源配線５３は、ＶＳＳパッド５１から各メ
モリアレイ６０−１〜６０−Ｎに沿って配置された主配
線５３ａと、各メモリアレイ６０−１〜６０−Ｎ内にそ
れぞれ配置された複数の副配線５３ｂ−１〜５３ｔ）−
Ｎとで構成され、その主配線５３ａと副配線５３ｂ−１
〜５３ｂ−Ｎとが抵抗素子Ｒ１１〜ＲＩＮを介して相互
に接続されている。同様に、■ＣＣ側の電源配線５４も
、■ＣＣパッド５２から各メモリアレイ６０−１〜６Ｃ
）−Ｎに沿って配置された主配線５４ａと、各メモリア
レイ６０−１〜６０−Ｎ内にそれぞれ配置された複数の
副配線５４ｂ−１〜５４ｂ−Ｎとで構成され、その主配
線５４ａと副配線５４ｂ１〜５４ｂ−Ｎとが抵抗素子Ｒ
２１〜Ｒ２Ｎを介して相互に接続されている。主配線５
３ａ、５４ａには、配線抵抗ｒが分布状態で存在してい
る。

各メモリアレイ６０−１〜６０−Ｎは、複数のワード線
とビット線対との各交差箇所にメモリセルがマトリクス
上に配列されたメモリセルマトリクス６０ａと、ビット
線対上の微小電位差を検知・増幅する複数のセンスアン
プ回路からなるセンスアンプ回路群６０ｂと、該メモリ
アレイの動作を制御する制御回路６０ｃとを備えている
。

この半導体記憶装置には、図示しないが、チップ外部か
らの信号を入力する入力回路、メモリセルの情報を外部
に出力する出力回路、及びメモリセルに外部からのデー
タを書込むための書込み回路等の周辺回路が、ＶＳＳパ
ッド５１及びＶＣｃパッド５２に接続されている。

この種の半導体記憶装置では、電源電圧供給源であるＶ
ＳＳパッド５１及びＶＣＣパッド５２がら電源電圧が印
加されると、その電源電圧が、電源配線５３．５４及び
抵抗素子Ｒ１１〜ＲＩＮ。

Ｒ２１〜Ｒ２Ｎを介して各メモリアレイ６０−１〜６０
−Ｈにそれぞれ供給される。すると、各メモリアレイ６
０−１〜６０−Ｎが動作状態となり、該メモリアレイ６
０−１〜６０−Ｎ内のメモリセルマトリクス６０ａに対
するデータの読出しあるいは書込みが行われる。

各メモリアレイ６０−１〜６０−ＮのＶＳＳ電源インピ
ーダンスを考えると、第１のメモリアレイ６０−１はＲ
１１＋ｒ、第２のメモリアレイ６０−２はＲ１２＋２ｒ
、第Ｎのメモリアレイ６〇−ＮはＲＩＮ＋Ｎｒとなる。

各メモリアレイ６０−１〜６０−Ｎの■ＳＳ電源インピ
ーダンスの差を小さくするためには、抵抗素子ＲＩＮの
抵抗値に対する配線抵抗の抵抗値Ｎｒの比率を下げる、
つまり配線抵抗の抵抗値Ｎｒを小さくし、かつまたは抵
抗素子ＲＩＮの抵抗値を大きくすれば、配線抵抗ｒの抵
抗値の影響が少なくなる。

配線抵抗の抵抗値Ｎｒを小さくする方法としては、例え
ばメモリアレイ６０−Ｎの数Ｎを固定した場合、主配線
５３ａの配線抵抗ｒを小さくすれば良い。この配線抵抗
ｒを小さくするには、配線幅をより大きくするか、ある
いは配線のシート抵抗値をより小さくする方法がある。

ここで、配線抵抗値Ｎｒがある値に設定されている場合
について考える。この場合は、抵抗素子ＲＩＮの抵抗値
を配線抵抗値Ｎｒに比べて大きな値になるように設定す
れば、その配線抵抗値Ｎｒの値を実質上無視することが
でき、それによって各メモリアレイ６０−１〜６０−Ｎ
のＶＳＳ電源インピーダンスの差を容易に小さくするこ
とができる。

抵抗素子の抵抗値Ｒ１ｉ　（ｉ＝１〜Ｎ〉の設定方法と
しては、 Ｒ１１＝Ｒ１２＝−−・＝ＲＩＮ＞Ｎｒとするか、 Ｒ１１＋ｒ’；Ｒ１２＋２ｒ＝−・・＝ＲＩＮ＋Ｎｒと
するかの２通りの方法がある。いずれの方法を採用する
にしても、抵抗値Ｒ１ｉの具体的な実現手段としては、
例えばメタル配線であるアルミニウム等よりも、シート
抵抗値の大きな材料（例えば、ポリシリコンや、タング
ステンポリサイド等の材料）で抵抗素子Ｒ１１〜ＲＩＮ
を形成すれば良い。以上のようなＶＳＳ電源インピーダ
ンスの差を小さくする手段は、ＶＣＣ側電源インピーダ
ンスについても前記と同様に適用する。

このように、主配線５３ａ、５４ａと副配線５３ｂ−１
〜５３ｂ−Ｎ、５４ｂ−１〜５４ｂ−Ｎとの間に、抵抗
素子Ｒ１１〜ＲＩＮ、Ｒ２１〜Ｒ２Ｎを設け、実質上、
各メモリアレイ６０−１〜６０−Ｎの電源インピーダン
スが該抵抗素子Ｒ１１〜ＲＩＮ、Ｒ２１〜Ｒ２Ｎで決ま
るようにしたので、各メモリアレイ６０−１〜６０−Ｎ
間の電源インピーダンスの差を容易に小さくすることが
できる。

なお、このような抵抗素子Ｒ１１〜ＲＩＮ、Ｒ２１〜Ｒ
２Ｎを設けると、メモリアレイ６０−１〜６０−Ｎの電
源インピーダンスが実質上、大きくなるので、メモリア
レイ６０−１〜６０−Ｎ内の回路動作速度という点から
みると、抵抗素子挿入前に比べて、速度がある程度低下
する。しかし、抵抗素子Ｒ１１〜ＲＩＮ、Ｒ２１〜Ｒ２
Ｎを設けることにより、各メモリアレイ６０−１〜６〇
−Ｎ間の動作マージン差を小さくできるので、読出し／
書込み動作等の制御タイミングの設定が容易になり、そ
の効果の方が動作速度の低下というデメリットよりも大
きい。

第６図は、本発明の第２の実施例を示す半導体記憶装置
の概略の構成図であり、第１図中の要素と共通の要素に
は共通の符号が付されている。

この半導体記憶装置が、第１図と異なる点は、ＶＳＳパ
ッド５１に内部電源発生回路６１を接続し、その内部電
源発生回路６１の出力側ノードを、電源配線５３．５４
中の主配線５３ａ、５４ａに接続したことである。

内部電源発生図ｉ６１は、ＶＣＣパッド５２からの電源
電圧を一定電圧降下させてＶＣＣよりもＬ”レベルの電
源電圧を各主配線５３ａ、５４ａに供給する回路であり
、抵抗分割回路や、Ｍ○Ｓトランジスタ等で構成され、
電源電圧供給源としての機能を有している。このような
内部電源発生回路６１を設けて、各メモリアレイ６０−
１〜６０−Ｎ中のメモリセルマトリクス６０ａを低レベ
ルの電源電圧で駆動すれば、メモリ素子の劣化を防止で
きるばかりか、抵抗素子Ｒ１１〜ＲＩＮ。

Ｒ２１〜Ｒ２Ｎを設けているので、第１の実施例と同様
に各メモリアレイ６０−１〜６０−Ｎ間の動作マージン
の差を小さくすることができる。

第７図は、本発明の第３の実施例を示す半導体記憶装置
の構成図であり、第１図中の要素と共通の要素には共通
の符号が付されている。

この半導体記憶装置では、各メモリアレイ６０−１〜６
０−Ｎ内に、センスラッチ信号ＳＬＮを伝送するための
共通ノードＮ１とセンスラッチ信号ＳＬＰを伝送するた
めの共通ノードＮ２とが、それぞれ設けられている。そ
して、各メモリアレイ６０−１〜６０−Ｎ内の共通ノー
ドＮ１は、制御信号ＳＮによりオン。オフ動作するセン
スアンプ回路駆動用のＮＭＯ８６２−１〜６２−Ｎと抵
抗素子Ｒ１とを介して、電源配線５３にそれぞれ接続さ
れ、その電源配線５３がｖＳＳパッド５１に接続されて
いる。同様に、各メモリアレイ６〇−１〜６０−Ｎ内の
共通ノードＮ２は、制御信号ＳＰによりオン。オフ動作
するセンスアンプ回路駆動用のＰＭＯ８６３−１〜６３
−Ｎと抵抗素子Ｒ２とを介して、電源配線５４にそれぞ
れ接続され、その電源配線５４がＶＣＣパッド５２に接
続されている。

ＶＳＳパッド５１及びＶＣＣパッド５２には、半導体記
憶装置の入出力等を制御する複数の周辺回路６４−１〜
６４−４が接続されている。

各メモリアレイ６０−１〜６０−Ｎは、第１図に示すよ
うに、メモリセルマトリクス６０ａとセンスアンプ回路
６０ｂと制御回路６０ｃとでそれぞれ構成され、その−
構成例としてメモリアレイ６０−１の回路図が第８図に
示されている。

第８図において、メモリアレイ６０−１は、データ格納
用のメモリセルマトリクス６０ａと、ビット線対の電位
差を検知・増幅する複数のセンスアンプ回路６０ｂ１〜
６０ｂｎからなるセンスアンプ回路群６０ｂと、該メモ
リアレイ６０−１を制御する制御回路とで構成されてい
る。この制御回路は、複数のワード線駆動回路８０　　
・・・、複１゛ 数のプリチャージ回路８１□〜８１ｎ、複数のトランス
ファゲート８２１〜８２ｎ等を備えている。

メモリセルマトリクス６０ａは、データを格納するもの
で、複数のワード線ＷＬ工〜ＷＬｎと複数のビット線対
Ｂ　Ｌ　１　、百丁１〜ＢＬｎ、ＢＬ□とを有し、それ
らの各交差箇所にはメモリセルフ０．１〜７０ｎｎがそ
れぞれ接続されている。各メモリセルフ０１１〜７０ｎ
ｏは、例えばＮＭＯ３７０ａ及びキャパシタ７０ｂから
なる１トランジスタ型メモリセルでそれぞｈ構成されて
いる。

ビット線対ＢＬＩ、ＢＬＩ〜ＢＬｎ、ＢＬ、には、セン
スアンプ回路群６０ｂが接続されている。

センスアンプ回路群６０ｂは、各ピッド線対ＢＬＢＬ°
　　〜ＢＬｎ、π。の電位差を検知・増１′１ 幅する複数のセンスアンプ回路６０ｂ１〜６０ｂ□で構
成され、ぞれらが共通ノードＮｌ、Ｎ２上のセンスラッ
チ信号ＳＬＮ、ＳＬＰにより駆動される。各センスアン
プ回路６０ｂ１〜６０ｂｎは、各ビット線対ＢＬ１．Ｂ
丁、〜ＢＬｎ、π□にたすき接続されたＮＭＯ３７１ａ
、７１ｂ及びＰＭＯ３７１ｃ、７１ｄからなるフリツプ
フロツプ回路で、それぞれ構成されている。

各ワード線ＷＬ１〜ＷＬｎにそれぞれ接続されたワード
線駆動回路８００．・・・は、列デコード選択信号ＸＤ
　　　・・・により各ワード線ＷＬ工〜ＷＬ１゜ 。をＨ”レベルまたは“Ｌ”レベルにする回路であり、
ＮＭＯ８８０ａ、８０ｂ及びインバータ８０ｃで構成さ
れている。各ビット線対ＢＬ、。

π１〜ＢＬ、、π□に接続されたプリチャージ回路８１
１〜８１ｎは、プリチャージ信号ＥＱに基づきビット線
対ＢＬ工、百丁１〜ＢＬｎ、Ｂｒｎを基準電位ＶＲにプ
リチャージ信号する回路であり、ＮＭＯ８８１ａ、８１
ｂ″′Ｃ構成されている。各ビット線対ＢＬ１．π１〜
ＢＬ、、”Ｗ。にそれぞれ接続されたトランスファゲー
ト８２１〜８２　は、メモリセルフ０１１〜７０ｎｎの
情報を相補的なデータ線ＤＢ、［）１３に転送する回路
であり、列デコード選択信号ＹＤ工〜ＹＤｎによりオン
、オフ動作するＮＭＯ３８２ａ、８２ｂで、それぞれ構
成されている。

第９図は第８図の動作波形図であり、この図を参照しつ
つ、第７図及び第８図の半導体記憶装置の動作を説明す
る。なお、第９図中の実線の波形は第３の実施例、破線
の波形は従来のものである。

例えば、第８図中のメモリセルフ０１１にパ１”の情報
が格納されており、その情報を読み出す場合の動作を以
下説明する。

スタンバイ時（時期時）には、プリチャージ信号ＥＱが
“Ｈ”レベルで、プリチャージ回路８１１〜８１　がオ
フ状態となって各ビット線対ＢＬ１、π１〜ＢＬ、Ｗ口
。がそれぞれ基準電位ＶＲにプリチャージされている。

読出し動作を行う場合、プリチャージ信号ＥＱを“Ｈ”
レベルから“Ｌ”レベルに立下げると、プリチャージ回
路８１１〜８１ｎがオフ状態となり、ビット線対ＢＬ　
１．百丁１〜ＢＬｏ、百丁。への基準電位ＶＲの供給が
停止されてプリチャージが終了する。

次に、列デコード選択信号ｘＤ１により、ワード線駆動
回路８０□を活性化する。するとワード線駆動回路８０
１内のＮＭＯ８８０ａがオン状態となり、電源配線５４
とワード線ＷＬ□が導通状態となってそのワード線ＷＬ
１が“Ｌパレベルから“Ｈ″レベル立上る。これにより
、ワード線ＷＬ１に接続されたメモリセルフ０１１内の
ＮＭ○５７０ａがオン状態となり、キャパシタ７０ｂに
格納された情報“１′°がビット線Ｂ　Ｌ　１．・・・
に出力され、ビット線対ＢＬ１．π１．・・・に微小な
電位差が生じる。

その後、制御信号ＳＮ、ＳＰを゛Ｌ″レベルから′″Ｈ
ＩＴＨＩＴレベルると、センスアンプ回路駆動用のＮＭ
Ｏ８６２−１，６３−１がオン状態となり、電源配線５
３及び抵抗素子Ｒ１を介して共通ノードＮ１上のセンス
ラッチ信号ＳＬＮが“し”レベルに変化すると共に、電
源配線５４及び抵抗Ｒ２を介して共通ノードＮ２上のセ
ンスラッチ信号ＳＬＰが“Ｈパレベルに変化し、センス
アンプ回路６０ｂ　１．・・・が活性化される。

センスアンプ回路６０ｂ　１．・・・は、ビット線対Ｂ
Ｌ　　　Ｕπ１．・・・上の微小な電位差を検知し７．
１′ ビット線ＢＬＩの電位をＮＭＯ８７１ａを介して放電し
、その放電電流■１が共通ノードＬ１、ＮＭＯ８６２−
１及び抵抗素子Ｒ１を介して電源配線５３へ放電される
。同時に、電源配線５４、抵抗素子Ｒ２、ＰＭＯ８６３
−１、共通ノードＮ２、及びＰＭＯ３７１ｄを介して充
電電流Ｉ２が流れ、その充電電流■２によってビット線
ＢＬ１．・・・が充電され、ビット線対Ｂ　Ｌ　１　、
百π１．・・・に生じた電位差が増幅されていく。

ビット線対ＢＬ１．ＢＬ１．・・・の電位差が充分に増
幅された後、列デコード選択信号ＹＤ１が“Ｌ”レベル
から“Ｈ′ルベルに立上る。これにより、トランスファ
ゲート８２．内のＮＭＯ８８２ａ、８２ｂがオン状態と
なり、ビット線対ＢＬ１．肩、上のデータがデータ線Ｄ
Ｂ、ｎへ転送され、読出し動作が行われる。

この第３の実施例では、センスラッチ信号ＳＬＮを出力
するＮＭＯ８６２−１のドレインが、抵抗素子Ｒ１を介
してＶＳＳ側の電源配線５３に接続され、センスラッチ
信号ＳＮＰを出力するＰＭ０８６３−１のドレインが、
抵抗素子Ｒ２を介してＶｃｅ側の電源配線５４に接続さ
れている。そのため、抵抗素子Ｒ１，Ｒ２によってセン
スアンプ回路動作時における放電電流Ｉ□及び充電電流
■２は、従来の半導体記憶装置における放電電流及び充
電電流に比べて小さく抑えることがて′きる。

これにより、第９図に示すように、電源配線５３゜５４
上の■ＳＳレベルの浮き上がり、及びＶＣＣレベルの落
ち込みを、従来よりも、小さくすることができる。

なお、抵抗素子Ｒ１，Ｒ２を設けているので、センスラ
ッチ信号ＳＬＮ、ＳＬＰ及びビット線ＢＬ　　π、の電
位等の変化は、従来に比べて遅１・ くなるというデメリットが生じるが、しかしＶＳＳレベ
ルの浮きや■ＣＣレベルの落ち込みをより小さく抑える
ことができるので、セン又ラッチ後の回路動作における
アクセスタイムの遅延や、ＴＴＬマージンの低下等とい
った動作マージンの低下を防止し、それらを向上させる
利点の方がより大きい。

第１０図は、本発明の第４の実施例を示す半導体記憶装
置の要部の構成図であり、第７図中の要素と共通の要素
には共通の符号が付されている。

この半導体記憶装置が、第３の実施例と異なる点は、セ
ンスアンプ回路駆動用のＮＭＯ８６２−１〜６２−Ｎの
ソース側、及びＰＭＯ３６３−１〜６３−Ｎのソース側
に、それぞれ抵抗素子Ｒ１−１，Ｒ２−１がそれぞれ挿
入されている点である。

第１１図は第１０図の動作波形図である。

コノ図ニ示すように、ＮＭＯ８６２−１〜６２−Ｎの両
側に抵抗Ｒ１，Ｒ１−１を接続すると共に、ＰＭＯ８６
３−１〜６３−Ｎの両側に抵抗Ｒ２、Ｒ２−１を設ける
ことにより、第３の実施例に比べて電流をより小さく抑
えることができ、それによって■ＳＳレベルの浮きや、
ＶＣＣの落ち込みをより小さくすることができる。

これと同様なことは、第７図の抵抗素子Ｒ１゜Ｒ２の抵
抗値を大きくすることにより、この第４の実施例と同様
の動作を行わせることも可能である。しかし、抵抗素子
ＲＬＲ２を例えば第１の実施例で説明したように、ポリ
シリコンやタングステンポリサイド等の材料で形成した
場合、その形成面積が大きくなるため、回路素子配置上
の制限等を受けるおそれがある。そこで、この第４の実
施例のように、ＮＭＯ３６２−１の両側に抵抗素子Ｒ１
，Ｒ１−１を設けると共に、ＰＭＯ３６３−１の両側に
抵抗素子Ｒ２，Ｒ２−１を設けることにより、少ないス
ペースで、より大きな抵抗値の抵抗素子を形成すること
により、Ｖ　Ｓ　Ｓ　Ｉ／ベベル浮きや、ｖＣＣレベル
の落ち込みを的確に防止している。

第１２図は、本発明の第５の実施例を示す半導体記憶装
置の要部の構成図であり、第７図中の要素と共通の要素
には共通の符号が付されている。

この半導体記憶装置が第３の実施例と異なる点は、抵抗
素子Ｒ１に代えてＰＭＯ８９１を設けると共に、抵抗素
子Ｒ２に代えてＮＭＯ８９２設け、さらにそのＰＭＯ８
９１と並列に、スイッチ手段であるＮＭＯ８９３を接続
すると共に、・そのＮＭＯ８９２と並列に、スイッチ手
段であるＰＭＯ８９４を設けたことである。

ＰＭＯ８９１は、閾値Ｖｔｐを有し、ソノゲートがＶＳ
Ｓに接続されて常時オン状態となり、その閾値Ｖｔｐだ
け電位降下を生じさせる負荷ＭＯ８としての機能を有し
ている。ＮＭＯ３９２は、閾値Ｖｔｐを有し、そのゲー
トがｖＣＣに接続されて常時オン状態となり、（ＶＣＣ
−Ｖｔｎ）の電位降下を生じさせる負荷ＭＯ３としての
機能を有している。

スイッチ手段であるＮＭＯ３９３及びＰＭＯ３９４は、
切換信号発生回路９５から出力される切換信号ＶＧ、　
ｖ（３によりオン、オフ動作するトランジスタである。

切換信号発生図ｎ９５は、例えば制御信号（ロウ・アド
レス・ストローブ信号）ＲＡＳの立下りから所定時間遅
れた切換信号ＶＧＶＧを出力する回路であり、例えば複
数段のインバータからなる遅延回路等で構成されている
。切換信号ＶＧの立上りタイミングは、制御信号ＳＮの
立上りタイミングより少し遅れた時間に設定される。

第１３図は第１２図の動作波形図であり、この図を参照
しつつ、第１２図の動作を説明する。

ＰＭＯＳ９１びＮＭＯ８９２は常時オン状態となってお
り、制御信号ＲＡＳが立ち下った後、制御信号ＳＮが立
上ると共に制御信号ＳＰが立下ると、センスアンプ回８
駆動用のＮＭＯ８６２−１及びＰＭＯ３６３−１がオン
状態となる。すると、ＮＭＯ８６２−１を流れるセンス
ラッチ信号ＳＬＮが電位（ＶＳＳ＋ＶｔＰ）へと降下す
ると共に、ＮＭＯ８６３−１を流れるセンスラッチ信号
ＳＬＰが電位（ＶＣＣ−Ｖｔｎ）へと上昇していく。

次に、切換信号発生回路９５がら出力される切換信号Ｖ
Ｇが１１　ＨＩ＋レベルに立上ると共に切換信号ＶＧが
“Ｌ′ルベルに立下る。すると、ＮＭＯ８９３及びＰＭ
Ｏ８９４がオン状態となってＰＭＯ８９１間、及びＮＭ
Ｏ８９２間がそれぞｈ短絡され、センスラッチ信号ＳＬ
ＮがＶＳＳレベルへと降下すると共に、センスラッチ信
号ＳＬＰがＶＣＣレベルへと上昇する。このようなセン
スラッチ信号ＳＬＮ、ＳＬＰの変化により、メモリアレ
イ６０−１中のセンスアンプ回路が活性化され、ビット
線対上の電位差が検知・増幅される。

この第５の実施例では、ＮＭＯ３９３及びＰＭＯ３９４
の切換え動作により、センスラッチ信号ＳＬＮ、ＳＬＰ
の降下あるいは上昇動作を２段階に制御し、そのセンス
ラッチ信号ＳＬＮ、ＳＬＰの急激な立下り及び立上りを
緩慢にすることにより、センスアンプ回路動作時におけ
る充放電電流の急激な変化を抑制している。そのため、
電・源配線５３．５４に生じる電源ノイズを分散してそ
れを小さくすると共に、第３の実施例で問題となったデ
ータ転送スピード等の低下という問題も、防止すること
ができる。

なお、本発明は上記実施例に限定されず、種々の変形が
可能である。その変形例としては、例えば次のようなも
のがある。

（ａ）　　第７図において、抵抗素子Ｒ１をＮＭＯ３６
２−１〜６２−Ｎのソース側に設けると共に、抵抗素子
Ｒ２をＰＭＯ８６３−１〜６３−Ｎのソース側に設けて
も、第７図と同様の利点が得られる。

（ｂ）　　第１図の第１の実施例及び第６図の第２の実
施例と、第７図の第３の実施例、及び第１０図の第４の
実施例とを組み合わせて、半導体記憶装置を構成しても
良い。例えば、第７図の抵抗素子Ｒ１を第１図の抵抗素
子Ｒ１１〜ＲＩＮに置き換えると共に、抵抗素子Ｒ２を
第１図の抵抗素子Ｒ２１〜Ｒ２Ｎに置き換えれば、第７
図における各メモリアレイ６０−１〜６０−Ｎ間の動作
マージン差を小さくでき、それによって読出し／書込み
動作等の制御タイミングの設定が容易になるという効果
も期待できる。

（ｃ）　　第１２図において、ＰＭＯ８９１に代えて、
第１図または第６図の抵抗素子Ｒ１１〜ＲＩＮに置き換
えるか、あるいは第７図または第１０図の抵抗素子Ｒ１
に置き換え、さらに第１２図のＮＭＯ８９２に代えて、
第１図または第６図の抵抗素子Ｒ２１〜Ｒ２Ｎに置き換
える、あるいは第７図または第１０図の抵抗Ｒ２に置き
換えても良い。また、この第１２図の切換信号発生回路
９５は、制御信号πＡｓ以外の制御信号ＳＮ、ＳＰ等の
他の信号を用いて切換信号ＶＧ、ＶＧを生成する構成に
しても良い。

（発明の効果） 以上詳細に説明したように、第１の発明によれば、電源
配線を、電源電圧供給源に接続された主配線と、各メモ
リアレイ内の副配線とに分岐し、その主配線を各メモリ
アレイに沿って配置し、さらに副配線を各メモリアレイ
内に配置し、該主配線と副配線とを抵抗素子を介して相
互に接続するようにした。そして、抵抗素子のインピー
ダンスを主配線の配線インピーダンスよりも高く設定す
ることにより、電源電圧供給源から各メモリアレイまで
のインピーダンス差を小さくすることが可能になる。そ
のなめ、インピーダンス差によって生じる各メモリアレ
イの動作マージン差を小さくすることができ、読出し／
書込み等の制御タイミングの設定が容易になる。

第２の発明では、センスアンプ回路駆動用のトランジス
タと直列に抵抗素子を設けたので、センスアンプ回路導
通時に流れる充放電電流をその抵抗素子によって小さく
でき、電源配線上の電源電圧の落ち込みや浮きを減少で
きる。そのため、センスラッチ後の回路動作におけるア
クセスタイムの遅延や、ＴＴＬマージンの低下等といっ
た動作マージンの低下を的確に防止できる。

第３の発明では、抵抗素子と並列にスイッチ手段を設け
たので、そのスイッチ手段を切換信号によってオン、オ
フ制御することにより、センスアンプ回路動作時におけ
る充放電電流の急激な変化を抑制できる。そのため、電
源ノイズを減少させることができると共に、データ転送
速度の低下を防止し、アクセスタイムの高速化が期待で
きる。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示す半導体記憶装置の
概略の構成図、第２図は従来の半導体記憶装置の概略の
構成図、第３図は従来の半導体記憶装置の構成図、第４
図は第３図中のメモリアレイの回路図、第５図は第４図
の動作波形図、第６図は本発明の第２の実施例を示す半
導体記憶装置の概略の構成図、第７図は本発明の第３の
実施例を示す半導体記憶装置の構成図、第８図は第７図
中のメモリアレイの回路図、第９図は第８図の動作波形
図、第１０図は本発明の第４の実施例を示す半導体記憶
装置の要部の構成図、第１１図は第１０図の動作波形図
、第１２図は本発明の第５の実施例を示す半導体記憶装
置の要部の構成図、第１３図は第１２図の動作波形図で
ある。 ５１・・・・・・■ＳＳパッド、５２・・・・・・ＶＣ
Ｃパッド、５３．５４・・・・・・電源配線、５３ａ、
５４ａ・・・・・・主配線、５３ｂ−１〜５３ｂ−Ｎ、
５４ｂ−１〜５４ｂ−Ｎ・・・・・・副配線、６０−１
〜６０−Ｎ・・・・・・メモリアレイ、６０ａ・・・・
・・メモリセルマトリクス、６０ｂ・・・・・・センス
アンプ回路群、６０ｂ１〜６０ｂｎ・・・・・・センス
アンプ回路、６０ｃ・・・・・・制＃回路、８０、・・
・・・・ワード線駆動回路、８１□〜８１ｎ・・・・・
・プリチャージ回路、８２〜８２　・・・・・・トラン
ｎ スフアゲート、ＢＬｌ、ＢＬ１〜ＢＬｎ、Ｉｆｆ。 ・・・・・・ビット線対、ＤＢ、す百・・・・・・デー
タ線、６１・・・・・・内部電源発生回路、６２−１〜
６２−Ｎ・・・・・・センスアンプ回路駆動用のＮＭＯ
８，６３−１〜６３−Ｎ・・・・・・センスアンプ回路
駆動用の２ＭＯ８、■１・・・・・・放電電流、■２・
・・・・・充電電流、Ｎｌ、Ｎ２・・・・・・共通ノー
ト、ＳＮ、ＳＰ・・・・・・制御信号、ＳＬＮ、ＳＬＰ
・・・・・・センスラッチ信号、９１．９４・・・・・
・２ＭＯ８，９２，９３・−・・・・ＮＭＯ８，９５−
。 ・・・切換信号発生回路、ＶＧ、ｙ否・・・山切換信号
、ＷＬ１〜ＷＬｎ・曲・ワード線。

Claims (1)

1. 【特許請求の範囲】 １、共通ノード上のセンスラッチ信号で動作するセンス
   アンプ回路により、メモリセルが接続されたビット線対
   の電位差を検知・増幅するメモリアレイが複数配列され
   、それらの各メモリアレイが電源配線を介して電源電圧
   供給源に接続された半導体記憶装置において、 前記電源配線は、前記複数のメモリアレイに沿って配置
   された主配線と、前記各メモリアレイ内に配置された副
   配線とからなり、 前記電源電圧供給源から最遠端に位置するメモリアレイ
   までの前記主配線のインピーダンスよりも大きな抵抗値
   を有する抵抗素子を介して、前記主配線と前記副配線と
   を相互に接続したことを特徴とする半導体記憶装置。 ２、共通ノード上のセンスラッチ信号で動作するセンス
   アンプ回路により、メモリセルが接続されたビット線対
   の電位差を検知・増幅するメモリアレイが複数配列され
   、それらの各メモリアレイが電源配線を介して電源電圧
   供給源に接続された半導体記憶装置において、 抵抗素子が直列接続され制御信号によりオン、オフ動作
   するセンスアンプ回路駆動用のトランジスタを介して、
   前記各メモリアレイ内の共通ノードを前記電源配線に接
   続したことを特徴とする半導体記憶装置。 ３、請求項２記載の半導体記憶装置において、前記制御
   信号より所定時間遅れた切換信号によりオン、オフ動作
   するスイッチ手段を、前記抵抗素子に並列接続したこと
   を特徴とする半導体記憶装置。