JPH0438532A - テーブルを用いたパリティ生成におけるデータチェック方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　　要〕 送信データに付加するパリティピットを生成するための
送信データのチェック方式に関し、送信データに付加す
るパリティビットを生成するための送信データのチェッ
ク処理において、処理に必要なプログラム容量を減少さ
せ、処理時間の短縮を可能とすることを目的とし、 １ビットのみが値“°１”をとる複数ビットからなるテ
ーブルデータを、値“１′“をとるビット位置をずらし
ながら複数種類記憶する記憶手段と、該記憶手段から読
み出されるテーブルデータのそれぞれと送信データとで
アンド演算をそれぞれ行い、その演算結果が“１”であ
るか否かにより、該アンド演算に用いられたテーブルデ
ータの値が′“１”であるビット位置に対応する送信デ
ータのビット位置の値が“１”であるか否かを判別する
判別手段と、該判別手段での判別結果に基づいて、パリ
ティビットを生成するパリティビット生成手段と、を有
するように構成する。

〔産業上の利用分野〕

本発明は、送信データに付加するパリティビットを生成
するための送信データのチェック方式に関する。

〔従来の技術〕

通信装置間でデータの授受を行う場合の誤り訂正方式と
してパリティチェック方式がある。

パリティチェック方式は、例えば８ビットの送信データ
のうち、７ビットを通信データ、１ビットをパリティビ
ットとして、送信データ中で値が“１′”となるビット
の数が偶数又は奇数になるように、通信データに“０°
′又は１”のパリティビットを付加し、検出時には、各
通信データ中で値が“１”のビットの数が偶数又は奇数
になっているかどうかで送信データの伝送誤りを検出す
る方式である。

上述のようなパリティビットを生成するためには、各送
信データ中に値が“１”のビットが偶数ビットあるか奇
数ビットあるかをチェックする必要がある。

第５図に、４ビットマイクロコンピユータ（ＣＰＵ）と
ＲＡＭ等で構成される制御装置上で動作する従来のパリ
ティビット生成プログラムの動作フローチャートを示す
。同図の例では、送信データが８ビットで、そのうち７
ビットが通信データ、最上位の１ビットがパリティビッ
トＰである。そして、ＲＡＭ上又はＣＰＵ内のレジスタ
等に、送信データ中の“１”の数を示すカウンタが設け
られ、二〇カウンタにより送信データ中で値が“１″の
ビットの数がカウントされる。この結果、そのカウント
値が奇数であれば、パリティビットＰが“０′°とされ
、カウンタ値が偶数であればパリティビットＰが“１”
とされる。すなわち、送信データ中で値が“１”となる
ビットの数が奇数になるようにパリティビットＰが付加
される。

具体的には、まず、送信データ中のパリティピッ）Ｐが
“０”に固定され、送信データ中の“１゛の数を示すカ
ウンタがＯクリアされる（３５０１）。

次に、送信データ中のパリティビットＰを含む上位４ビ
ットが取り出される。そして、３ビット目が１”か否か
が判定される（Ｓ５０２）。

３ビット目が“１”であるならば、送信データ中の１゛
の数を示すカウンタの値が＋１だけインクリメントされ
（３５０３）、“１″でなければ同カウンタはインクリ
メントされない。

以下、送信データ中の上位４ビットの３ビ・ノド目から
０ビット目まで同じ動作が繰り返される。

更に、送信データ中の下位４ビットが取り出されて、そ
の３ビット目から０ビット目まで同じ動作が繰り返され
る。

以上の動作の結果、送信データ中の１”の数を示すカウ
ンタの０ビット目が“°ｌ”の場合には、送信データ中
で値が“ｌ”のビットの数が奇数であるため、パリティ
ビットＰに“０”が設定される（３５０５−３５０６）
。逆に、同カウンタの０ビット目が“１”でない場合に
は、送信データ中で値が“１”のビットの数が偶数であ
るため、パリティビットＰに“ｌ”が設定される（Ｓ５
０５→５５０７）。

以上の処理動作によりパリティビットＰを生成すること
ができる。

〔発明が解決しようとする課題〕

近年のｌ５ＤＮ等の発展により、データ通信の機会は、
ますます増加してきており、例えばインテリジェントな
電話機にＲ５−２３２Ｃケーブル等を介してデータ端末
装置（ＤＴＥ、以下同じ）を接続し、電話機をＤＴＥの
回線終端装置として使用可能とするような形態も増えて
きている。このような場合にも、電話機とＤＴＥとの間
の通信データの授受において、信幀性を高めるために、
送信デ−タにパリティビットを付加する方式が非常に多
く用いられている。

上述のような電話機又はＤＴＥ等は、一般家庭等での使
用も考慮すると小型化が要求されており、そのような装
置に内蔵されるマイクロコンピュータも小型かつクロッ
ク周波数の低いものが要求され、メモリの容量も小さい
ものが要求されている。

ここで、第５図の如き従来例の場合、送信データが“１
″であるか否かが１ビットずつ判別されている。しかし
、一般に、ビット操作のためのプログラム命令（第５図
５５０２．８５０４等）に要するプログラムステップ数
は多くのステップ数を必要とするため、必然的に全体の
プログラム容量が大きくなり、メモリの容量を小さくす
るのが困難になるという問題点を有している。

また、ビット操作のためのプログラムステップ数が多く
なる結果、そのための処理時間が多くかかり、他の様々
な機能の処理動作を同時に実行することを考慮すると、
動作速度の遅いマイクロコンピュータで動作させるのが
困難になるという問題点を有している。

本発明は、送信データに付加するパリティピットを生成
するための送信データのチェック処理において、処理に
必要なプログラム容量を減少させ、処理時間の短縮を可
能とすることを目的とする。

〔課題を解決するための手段〕

第１図は、本発明のブロック図である０本発明は、送信
データに付加するパリティピットを生成するための送信
データのチェック方式を前提とする。

まず、１ビットのみが値“１”をとる複数ビットからな
るテーブルデータ１０５を、値″ｌ”をとるビット位置
をずらしながら複数種類記憶する記憶手段１０１を有す
る。

次に、記憶手段１０１から読み出されるテーブルデータ
１０５のそれぞれと送信データ１０４とでアンド演算を
それぞれ行い、その演算の結果が“１”であるか否かに
より、該アンド演算に用いられたテーブルデータ１０５
の値が１″′であるビット位置に対応する送信データ１
０４のビット位置の値が“１”であるか否かを判別する
判別手段１０２を有する。

そして、判別手段１０２での判別結果に基づいて、送信
データ１０４に付加するパリティピット１０６を生成す
るパリティビット生成手段１０３を有する。同手段は、
例えば上述の各判別結果に基づいて、送信データ１０４
中で値“１”をとるビットの数をカウントし、そのカウ
ント数が奇数であるか偶数であるかに応じて、パリティ
ピット１０６を生成する。

〔作　　　用〕

送信データ１０４の各ビットが“１”であるか否かは、
判別手段１０２が、記憶手段１０１から読み出した各テ
ーブルデータ１０５と送信データ１０４とでアンド演算
を行うことにより判別している。ここで、アンド演算は
、一般に、プログラム命令のステップ数が少なくて済む
た。め、パリティ性成処理における全体のプログラム容
量を減少させることができ、プログラムを記憶するメモ
リを小型化することができる。

また、プログラムステップ数が少なくて済む結果、その
ための処理時間が短くて済み、処理速度の遅いマイクロ
コンピュータでも十分に実行可能となる。

〔実　　施　　例〕

以下、図面を参照しながら本発明の実施例につき説明す
る。

第２図は、本発明の実施例の構成図である。同図では、
Ｒ５−２３２Ｃケーブル２０３を介して接続されるＤＴ
Ｅ２０２に対して、送信データ２０９を送信するインテ
リジェント機能を有する電話機であるアダプタ装置２０
１に本実施例が適用されている。なお、逆にＤＴＰ２０
２からアダプタ装置２０１に送信データを送信する場合
にも、ＤＴＥ２０２内に同様の構成を当然実現可能であ
るが、第２図では省略する。

アダプタ装置２０１は、電話機全体の機能を制御する４
ビットマイクロコンピユータ（ＣＰＵ。

以下同じ）？０４、ユーザにダイヤル動作を行わせるテ
ンキー２０７、Ｒ５−２３２Ｃケーブル２０３を収容す
るインタフェース部２０６、及びＣＰＵ２０４が実行す
る各種処理のプログラムを格納するＲＯＭ２０Ｂ、プロ
グラム実行時にワーク領域等として使用されるＲＡＭ２
０５によって構成される。

Ｒ５−２３２Ｃケーブル２０３上を転送される送信デー
タ２０９は、第２図に示される如く、例えば７ビットの
通信データと、１ビットのパリティビットＰとからなる
８ピントデータであり、更に、この送信データ２０９を
挟んでスタートビット及びストップビットが付加される
。

次に、本実施例では、ＲＯＭ２０８上に第３図の如きデ
ータチェックテーブルが設けられる。同図の例では、例
えば１６進４桁で表されるＲＯＭ２０８上のアドレス０
ＥＯＯに、１ビット目のみが“１”であるテーブルデー
タ”０００００００１”が格納される。同じく、０Ｅ０
１に２ビット目のみが“１″である００００００１０”
が、０Ｅ０２に３ビット目のみが“１”である“０００
００１００”が、また、０Ｅ０３に４ビット目のみが“
１”である’００００１０００”が、それぞれ格納され
る。

上述の実施例において、アダプタ装置２０１が送信デー
タ２０９に付加するパリティビットＰを生成する処理動
作について、以下に説明する。

第４図は、ＣＰＵ２０４がＲＯＭ２０８に格納されてい
るパリティ生成処理のプログラムを実行するときの動作
フローチャートである。同図の例では、ＲＡＭ２０５上
又はＣＰＵ２０４内のレジスタ等に、第５図の従来例の
場合と同様の送信データ中の“１”の数を示すカウンタ
が設けられ、従来例の場合と同様に、送信データ中で値
が“１”のビット数がカウントされ、そのカウント値が
奇数であれば、送信データ２０９のパリティビットＰが
“０”とされ、カウンタ値が偶数であればパリティビッ
トＰが１”とされる、すなわち、送信データ２０９中で
値が“１″となるビットの数が奇数になるようにパリテ
ィビットＰが付加される。これと共に、本実施例では、
第３図のデータチェックテーブルのアドレスを示すカウ
ンタが設けられ、これを用いて以下のようにして、送信
データ中で値が“１”のビット数が高速にカウントされ
る。

具体的には、まず、送信データ中のパリティビットＰが
”０”に固定され、データチェックテーブルのアドレス
を示すカウンタと、送信データ中の“１”の数を示すカ
ウンタとがＯクリアされる（５４０１）。

次に、ＣＰＵ２０４内のＸレジスタに上位アドレスＯＥ
がセットされ、Ｙレジスタにデータチェックテーブルの
アドレスを示すカウンタの値である下位アドレス００　
（クリアされた値）がセットされる。そして、このＸＹ
レジスタで定まるアドレスによって、ＲＯＭ２０Ｂ上の
第３図のデータチェックテーブルが参照され、テーブル
データ“ｏｏｏｏ。

００１”が取り出される（５４０２）。

続いて、この参照されたテーブルデータの下位４ビット
の値“０００１”と送信データ２０９の上位４ビット（
第２図の例では’ＰＯＩＯ”＝”００１０”）とのアン
ド演算が実行され、その結果がアキュームレータＡＣに
格納される（Ｓ４０３）。これにより、送信データ２０
９の上位４ビットのうちのＯビット目すなわち送信デー
タ２０９０４ビット目が“１”であるか否かが演算され
る。

そして、アキュームレータＡＣの内容が“０″でない場
合は、送信データ２０９の上位４ビットのうちの０ビッ
ト目が１”であるため、送信データ中の°“１”の数を
示すカウンタの値が＋１だけインクリメントされ（Ｓ４
０４−３４０５）、逆に“０″の場合は同カウンタはイ
ンクリメントされない（５４０４−３４０６）。第２図
の送信データ２０９の例では、送信データ２０９の４ビ
ット目が“０”であるためインクリメントは行われない
。

次に、上述の参照されたテーブルデータの下位４ビット
の値″０００１”と送信データ２０９の下位４ビット（
第２図の例では’１１１０”）とのアンド演算が実行さ
れ、その結果がアキュームレータＡＣに格納される（Ｓ
４０６）、これにより、送信データ２０９の下位４ビッ
トのうち００ビット目すなわち送信データ２０９の０ビ
ット目が１”であるか否かが演算される。

そして、アキュームレータＡＣの内容が“０”でない場
合は、送信データ２０９の上位４ビットのうちのＯビッ
ト目が“１”であるため、送信データ中の“１″の数を
示すカウンタの値が＋１だけインクリメントされ（Ｓ４
０７→５４０８）、逆に“Ｏ”の場合は同カウンタはイ
ンクリメントされない（５４０７→５４０９）。第２図
の送信データ２０９の例では、送信データの０ビット目
が“Ｏ”であるためインクリメントは行われない。

上述の動作により、送信データ２０９の４ビット目と０
ビット目が“１”であるか否かが判別され、それに応じ
て送信データ中の“１”の数を示すカウンタが適宜イン
クリメントされる。

次に、データチェックテーブルのアドレスを示すカウン
タの値が＋１だけインクリメントされて０から１にされ
（Ｓ４０９）、Ｓ４１０を介して再び５４０２に戻り、
上述の場合と同様の３４０２〜５４０８の処理が繰り返
される。これにより、第３図のデータチェックテーブル
のアドレス″′０Ｅ０１″のテーブルデータの下位４ビ
ット“００１０”と送信データの上位４ビット及び下位
４ビットのそれぞれとのアンド演算が実行される。これ
により、送信データ２０９の５ビット目（上位４ビット
の１ビット目）と１ビット目（下位４ビットの１ビット
目）が“１”であるか否かが判別され、それに応じて送
信データ中の“１”の数を示すカウンタが適宜インクリ
メントされる。

以下同様にして、データチェックテーブルのアドレスを
示すカウンタの値が＋１ずつインクリメントされながら
（５４０９）、送信データ２０９の６ビット目（上位４
ビットの２ビット目）と２ビット目（下位４ビットの２
ビット目）、７ビット目（上位４ビットの３ビット目）
と３ビット目（下位４ビットの３ビット目）が、それぞ
れ“１″であるか否かが判別され、それに応じて送信デ
ータ中の“１”の数を示すカウンタが適宜インクリメン
トされる。

以上の動作の結果、データチェックテーブルのアドレス
を示すカウンタの値が４になった後に、従来例の場合と
同様、送信データ中の“１”の数を示すカウンタの０ビ
ット目が判別される（３４１０−３４１１）、そして、
同カウンタのＯビット目が°°１”の場合は、送信デー
タ中で値が“１”のビットの数が奇数であるため、パリ
ティビットＰに“０”が設定される（Ｓ４１１−３４１
２）。

逆に、同カウンタの０ビット目が“１”でない場合は、
送信データ中で値が“ｌ”のビットの数が偶数であるた
め、パリティビットＰに“１”が設定される（３４１１
−３４１３）。

以上の処理動作によりパリティビットＰを生成すること
ができる。この場合、ワード（４ビット）単位のアンド
演算は、一般に、プログラム命令のステップ数が少な（
て済むため、全体のプログラム容量が少なくなり、ＲＯ
Ｍ２０８を小型化することが可能となる。

また、プログラムステップ数が少な（で済む結果、その
ための処理時間が短くて済み、４ビット程度のマイクロ
コンピュータでも十分に実行可能となる。

〔発明の効果〕

本発明によれば、送信データの各ビットが１”であるか
否かを、テーブルデータと送信データとのアンド演算に
より判別しているため、プログラム命令のステップ数が
少なくて済み、パリティ生成処理における全体のプログ
ラム容量を減少させることができ、プログラムを記憶す
るメモリを小型化することができる。

また、プログラムステップ数が少なくて済む結果、その
ための処理時間が短くて済み、処理速度の遅いマイクロ
コンピュータでも十分に実行可能となる。

【図面の簡単な説明】

第１図は、本発明のブロック図、 第２図は、本発明の実施例の構成図、 第３図は、データチェックテーブルの構成図、第４図は
、本発明の実施例の動作フローチャート、 第５図は、従来例の動作フローチャートである。 １０１・・・記憶手段、 １０２・・・判別手段、 １０３・・・パリティピット生成手段、１０４・・・送
信データ、 １０５・・・テーブルデータ。

Claims (1)

1. 【特許請求の範囲】 　送信データに付加するパリテイビットを生成するため
   の送信データのチェック方式において、１ビットのみが
   値“１”をとる複数ビットからなるテーブルデータ（１
   ０５）を、該値“１”をとるビット位置をずらしながら
   複数種類記憶する記憶手段（１０１）と、 該記憶手段から読み出される前記テーブルデータ（１０
   ５）のそれぞれと送信データ（１０４）とでアンド演算
   をそれぞれ行い、その演算結果が“１”であるか否かに
   より、該アンド演算に用いられた前記テーブルデータ（
   １０５）の値が“１”であるビット位置に対応する前記
   送信データ（１０４）のビット位置の値が“１”である
   か否かを判別する判別手段（１０２）と、 該判別手段（１０２）での判別結果に基づいて、パリテ
   イビット（１０６）を生成するパリテイビット生成手段
   （１０３）と、 を有することを特徴とするテーブルを用いたパリテイ生
   成におけるデータチェック方式。