JPH04372019A - パイプライン制御装置及びマイクロコンピュータ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、パイプライン構造によ
って並列処理を行なっているマイクロコンピュータ等の
電子回路装置に係り、特に、パイプラインを構成する各
ステージ間の競合によって必要となる競合ステージ間の
優先処理やウェイト，ストール等の複雑なパイプライン
制御を必要とする電子回路装置において、実行する処理
内容によってパイプライン実行制御を最適に設定して効
率的に動作させることに好適なパイプライン制御装置、
及びマイクロコンピュータに関する。

【０００２】

【従来の技術】従来、パイプライン構造によって並列処
理を行なっているマイクロコンピュータ等の電子回路装
置において、上記したようなパイプライン実行制御を行
なうための手段は、一般にハードウェアロジックで作り
付けられている。

【０００３】これは、電子回路システムで実行する処理
内容とその実行シーケンスがあらかじめ決まっており、
並列処理時に必要となるパイプライン実行制御を或る程
度特定することができるためである。

【０００４】しかし、ハードウェアロジックで作り付け
られているパイプライン実行制御以外の動作はさせるこ
とができない。従って、設計時には、必要となるパイプ
ライン制御を特定した上で、種々の動作状態において出
来るだけ実行性能が上がるように最適化された制御動作
を実現するハードウェアロジックを構成する必要があっ
た。

【０００５】

【発明が解決しようとする課題】上記従来技術によると
、設計時に想定した以外の動作をさせることができない
ため、これはハードウェア上の制限事項となってしまい
、ハードウェアを変更する以外に容易に変更することが
できない。

【０００６】このことは、電子回路装置で実行する処理
内容の追加や変更を行なう場合に不都合となる。又、更
に、電子回路装置で実行する処理内容によって、それぞ
れに最適なパイプライン実行を提供することが難しくな
るという問題がある。

【０００７】このような問題は、電子回路装置で実行す
る処理内容の組み合わせが多く、広範囲にわたる場合や
、実行性能を上げるためにパイプライン段数を深くした
場合等に特に顕著に表れてくる。又、設計時に全てのパ
イプライン実行制御を網羅して、これを抜けなくハード
ウェアロジックとして作り付けることも難しくなるとい
う問題がある。

【０００８】本発明の目的は、実行する処理内容によっ
てパイプライン実行制御内容を可変とし、更にきめ細か
なパイプライン実行制御が可能な信頼性の高いパイプラ
イン制御装置、及びこのパイプライン制御装置を備えた
マイクロコンピュータを提供することにある。

【０００９】

【課題を解決するための手段】上記目的は、従来技術に
おいてハードウェアロジックで作り付けられていたパイ
プライン制御手段の一部または全てをソフトウェアで制
御可能とすることにより、達成される。

【００１０】パイプラインの実行をソフトウェアで制御
可能とするために、以下の具体的手段を設ける。

【００１１】（１）パイプライン実行のために必要とな
る制御信号が発生可能な、パイプライン制御命令手段。

【００１２】（２）パイプライン制御命令列を、必要に
応じて逐次実行することが可能な命令実行手段。

【００１３】（３）パイプライン制御命令でパイプライ
ン制御信号を発生する際に、パイプライン制御のための
条件として、必要な状態信号を適当な組み合わせで適宜
参照することが可能な制御条件参照手段。

【００１４】

【作用】上記の手段により、従来技術でハードウェアロ
ジックで作り付けられていたパイプライン制御手段の一
部または全てを、パイプライン制御命令列なるソフトウ
ェアで制御することが可能となる。

【００１５】従って、ソフトウェアの内容を変更，修正
することにより、ハードウェアを変更すること無く、パ
イプライン動作の制御内容を変更することが可能となる
。

【００１６】又、実行する処理内容によってパイプライ
ン実行制御内容を動的に変更することができるため、更
にきめ細かなパイプライン実行制御が可能な信頼性の高
いパイプライン制御装置、及びパイプライン制御装置を
備えたマイクロコンピュータ等の電子回路装置を提供す
ることができる。

【００１７】

【実施例】以下、本発明の一実施例について、図面を用
いて説明する。

【００１８】図１は、書換え可能なソフトウェアプログ
ラムでパイプライン動作の制御が可能なパイプライン制
御装置の一実施例として、そのハードウェア構成の概略
を示したものである。

【００１９】本パイプライン制御装置を備えた電子回路
装置において、処理を実行させるための命令は、命令レ
ジスタ（ＩＲ）１０１に取り込まれる。ＩＲ１０１に取
り込まれた命令は、マッピングＲＯＭ１０２によって、
マイクロ命令を格納している制御ＲＯＭ１０４の適当な
第一のアドレスに変換される。第一のアドレスは、更に
セレクタ１０３を介して制御ＲＯＭ１０４に入力され、
第一のアドレスに対応するマイクロ命令がマイクロ命令
レジスタ１０５に読み出される。

【００２０】ここで、マイクロ命令レジスタ１０５に読
み出されたマイクロ命令は、本電子回路装置が実行すべ
き処理を制御するためのマイクロコードフィールド（以
下、ＭＣＦと略記）１０６と、本電子回路装置で実行す
る処理をパイプライン実行するために必要となるパイプ
ライン制御フィールド（以下、ＰＣＦと略記）１０７か
ら成っている。

【００２１】更に、ＰＣＦ１０７は、次に読み出すマイ
クロ命令が格納されている第二のアドレスを生成するた
めの次アドレス制御と、第二のアドレスと第一のアドレ
スのどちらを制御ＲＯＭ１０４の読み出しアドレスにす
るかを選択するセレクタ１０３に対するアドレス選択制
御と、マッピングＲＯＭ１０２のアドレス変換制御と、
本電子回路装置におけるパイプライン動作制御の四種類
の制御を行うために必要となる命令から成っている。

【００２２】ＰＣＦ１０７の制御命令は、シーケンス制
御部１０８，パイプライン制御部１０９に入力される。 シーケンス制御部１０８は、次アドレス制御，アドレス
選択制御，アドレス変換制御のために必要となるデータ
及び制御信号１２２を生成して、それぞれセレクタ１０
３、及びマッピングＲＯＭ１０２に供給，制御する。パ
イプライン制御部１０９は、パイプライン動作を制御す
るためのパイプライン制御信号１２１を生成して、パイ
プライン実行に必要となるタイミング制御手段の統括的
な制御、及びデータ加工の制御を行う。

【００２３】ここで、シーケンス制御部１０８、及びパ
イプライン制御部１０９では、ＰＣＦ１０７の制御命令
に従って、本電子回路装置の状態信号を反映している状
態フラグ（以下、ＰＳＣＦと略記）１１０の値を、それ
ぞれの制御条件として参照することができる。従って、
ＰＣＦ１０７の制御命令は、ＰＳＣＦ１１０を参照した
結果によって、それぞれの制御内容を変化させることが
できる。

【００２４】ここで、ＰＳＣＦ１１０の参照条件は、Ｐ
ＣＦ１０７の制御命令にしたがって、必要な状態信号の
適当な値の組み合わせとして設定することができる。 又、ＰＣＦ１０７の制御命令は、ＰＳＣＦ１１０の適当
な値の組み合わせとセット又はリセット条件に従って、
ＰＳＣＦ１１０の値をセット又はリセットすることがで
きる。

【００２５】なお、上記で説明したパイプライン制御装
置で、マイクロコードフィールド１０６の部分を省いた
形、すなわち、制御ＲＯＭ１０４にパイプライン制御命
令のみを格納してパイプライン制御を行なうようにする
こともできるし、パイプライン制御命令自身を処理実行
命令の中に含ませることも可能である。

【００２６】次に、上記で説明したパイプライン制御装
置を用いた場合のパイプライン制御について、更に具体
例を挙げて説明する。

【００２７】図２に、パイプライン構成の一例を示す。

【００２８】本パイプライン構成を持つ電子回路装置に
おいては、一命令の実行が最大五つのパイプラインステ
ージ（段）に分割して実行される。

【００２９】すなわち、本電子回路装置で実行する命令
は、該命令自身を本電子回路装置内に取り込む命令フェ
ッチ（ＩＦ）段２０１と、本電子回路装置内に取り込ん
だ命令を実行可能な形に解読処理する命令デコード（Ｉ
Ｄ）段２０２と、解読処理された命令を実際に実行する
命令実行（ＥＸ）段２０３と、命令実行が外部メモリア
クセスを伴う場合に実際にメモリアクセスを行なうため
のメモリアクセス（ＭＡ）段２０４と、メモリアクセス
が本電子回路装置にデータを取り込む処理を伴う場合に
所定のデスティネーションに実際にデータを書き込むデ
ータ取り込み（ＷＢ）段２０５、の計五段に分割して実
行される。

【００３０】実際の命令実行は、通常、すなわち各パイ
プラインステージの間で実行上の競合が起こらなければ
、図２に示したように命令１から命令５まで連続的に、
順に１段ずつパイプラインステージをずらせた形で実行
されていく。

【００３１】すなわち図２で、命令１の命令フェッチが
Ｔ１サイクルのＩＦ段で行なわれたあと、次にＴ２サイ
クルのＩＤ段に実行が移っていくが、この同じＴ２サイ
クルで次に実行する命令２の命令フェッチが行なわれる
。更に、Ｔ３サイクルでは、命令１のＥＸ段が実行され
ている間に、命令２のＩＤ段、命令３のＩＦ段が順に実
行されていき、Ｔ５サイクルに示したように、本パイプ
ライン構成では最大五つのパイプラインステージがそれ
ぞれ順に違う命令の実行を流れ作業的に行なうことがで
きる。

【００３２】すなわち、一般にｎ段のパイプライン構成
を持つ電子回路装置では、命令の実行性能を理想的には
ｎ倍に高速化することが可能となる。

【００３３】このようなパイプライン動作を行なうため
には、それぞれのパイプラインステージ間のデータの流
れを、ステージごとに規則的に制御することが必要とな
る。すなわち、図２に示したパイプライン流れ図では、
それぞれのサイクルが始まるタイミング２１１〜２１６
で、それぞれ前のパイプラインステージから次のパイプ
ラインステージへ、一段分だけデータを転送することに
すれば、基本的に命令のパイプライン動作を可能にする
ことができる。

【００３４】但し、このときに或る一つのステージに着
目すると、データ転送のタイミングで、前のステージか
らの入力データを入力すると共に、そのステージで処理
の完了した出力データを次のステージへ出力しなければ
ならず、データ転送時に入力データが出力データの内容
に影響を及ぼさないようにする必要がある。

【００３５】従って、それぞれのステージでは、データ
の入力手段と出力手段があり、この間にデータ処理手段
があって、更に、この三者の間のデータ転送タイミング
を制御するタイミング制御手段が必要となる。

【００３６】すなわち、命令のパイプライン実行を行な
う電子回路装置では、各パイプラインステージに対応し
たハードウェア回路が存在して、ハードウェア回路は、
上記した入力手段，出力手段，処理手段、及びタイミン
グ制御手段で特徴付けられる。

【００３７】本実施例における電子回路装置では、パイ
プライン動作を行なうために、図２で示した命令フェッ
チ部２２１，命令デコード部２２２，命令実行部２２３
，メモリアクセス部２２４，データ取り込み部２２５の
五つのハードウェア回路が存在する。

【００３８】本発明におけるパイプライン動作の制御と
は、このように分割することができる各ハードウェア回
路のタイミング制御手段を、パイプライン動作全体が矛
盾無く機能するように統括的に制御し、かつ必要のある
場合は命令の無効化等の本来のデータ処理命令で指定さ
れた処理以外のデータ変更を制御することをいう。

【００３９】ここで、各パイプラインステージ間に実行
上の競合が発生しなければ、パイプライン動作に関する
制御は不要なものとなるが、実際には様々な形で各ステ
ージ間の競合が発生し、これはパイプライン段数が深く
なるほど多発し、更に性能を上げるためにはその制御内
容が複雑化することが避けられない。

【００４０】その一例として、図２に示したパイプライ
ン流れ図において、命令１がメモリからデータを本電子
回路装置に読みだしてくるロード命令で、命令２が命令
１でロードされた値を用いて演算を実行する演算命令で
ある場合のパイプライン制御例を、図３に示す。

【００４１】図３の例で、演算命令を実行するためには
、その前に実行されているロード命令が完了していて、
次の演算命令で演算に使用するデータが本電子回路装置
内に取り込まれている必要がある。すなわち、パイプラ
インステージＥＸ２は少なくともＷＢ１の実行サイクル
、すなわち、Ｔ５サイクル以降になければならない。従
って、図３の（ａ）のように、少なくとも演算命令の命
令実行段ＥＸ２はＴ５サイクル以降、すなわち、図３で
はＴ６サイクルまでその実行を遅らせる必要がある。

【００４２】しかしこのままでは、演算命令の命令実行
段ＥＸ２と命令４の命令実行段ＥＸ４が、Ｔ６サイクル
で競合してしまうことになる。すなわち、図２における
命令実行部２２３を違う命令で同時に使用してしまうこ
とになる。

【００４３】一般に、同じ命令実行部では、演算処理に
要するハードウェア量を最小限にしてそれに要するコス
トの低減を図っているため、同時に違う命令の演算処理
を行なうようには設計されていない。但し、演算性能を
重視して、同時に違う命令の演算処理を行なうことが可
能なように設計されている場合は、命令実行部が更にも
う一つ存在することになる。

【００４４】しかし、本実施例における電子回路装置の
ように命令実行部が一つしか存在しない装置において、
上記したような競合を最も確実に回避するためには、図
３の（ｂ）のように、演算命令が遅らされた分、その後
続命令全てのパイプラインステージを一律に遅らせてし
まうことが考えられる。

【００４５】又、一般に外部メモリをアクセスするため
には時間がかかるために、命令フェッチ部の入力手段、
又は出力手段を複数組持つことによって、実行予定の複
数の命令をあらかじめ蓄えておいて使用する命令プリフ
ェッチキューを備えることがある。

【００４６】これと同様に、例えば、図２の命令デコー
ド部２２２の出力手段を複数個備えた場合を考えると、
図３の（ｃ）のようなパイプライン制御を行なうことも
可能となる。

【００４７】すなわち、Ｔ３サイクルにおける演算命令
の命令デコード結果を、複数個の出力手段の一つに一時
退避しておき、演算命令の命令実行段がロード命令完了
時まで遅らされている間に、命令３以降の命令列を先に
実行してしまうという方法である。

【００４８】ここで、命令４のＩＦ４が一段遅らされて
いるのは、ロード命令のＭＡ１でメモリアクセスのため
のバスが使用されているために、このバスリソースが空
き状態になるまで命令フェッチを待たせる必要があるた
めである。

【００４９】このようなバスリソースの競合は命令フェ
ッチにもデータアクセスにも同一のバスを使用している
ために発生する。従って、命令フェッチに使用するバス
とデータアクセスに使用するバスとを別に備えれば、こ
のようなバスリソースの競合は起こらない。又、共通の
バスを使用している場合にも、図３の（ｃ）のようにＩ
Ｆ４を待たせる代わりに、ロード命令のＭＡ１を待たせ
ることもでき、その方がパイプライン実行全体として命
令の実行効率が上がる場合も考えられる。

【００５０】以上のように、パイプラインの制御はその
ハードウェアリソースや、実行する命令の仕様、又、実
行する命令列、すなわち、プログラムの種類によって、
その最適な制御方法が幾種類にも変化することが考えら
れる。

【００５１】このときに、パイプライン動作の制御をハ
ードウェア固定のいわゆるランダムロジックで構成して
いると、設計工数の増大を招くばかりでなく、電子回路
装置全体の命令実行性能を下げてしまう可能性がある。

【００５２】本発明は、このパイプライン制御の内容を
、書き替え可能なソフトウェアプログラムによって、実
行サイクルごとに逐一制御することを可能にするもので
ある。本発明によってパイプライン制御におけるフレク
シビリティーが上がり、パイプラインステージ相互間に
発生する種々多様な競合に対して、それぞれ、より最適
なパイプライン制御を行うことが可能となる。

【００５３】以下、パイプラインの動作を制御するため
のソフトウェアの一実施例について説明する。

【００５４】まず、図１における状態フラグ（ＰＳＣＦ
）１１０の一構成例を、図４に示す。

【００５５】図４に示した状態フラグは八ビットで構成
され、それぞれ、パイプラインステージ間のレジスタ競
合状態を反映するレジスタ競合フラグ（Ｃ），ＩＦ段の
待ち状態を反映するＩＦウェイトフラグ（Ｗ），命令フ
ェッチやデータアクセス等で外部の共通バスを使用して
いるかどうかを反映するバスサイクルフラグ（Ｂ），ロ
ード命令の実行状態を示すロードフラグ（Ｌ），乗算ユ
ニットにおける実行状態を反映する乗算実行フラグ（Ｍ
），ＩＦ段の実行を制御するためのＩＦ禁止フラグ（Ｉ
），パイプライン制御命令自身がセマフォーとして利用
することのできるセマフォー１とセマフォー２（Ｓ）な
る機能を備えている。

【００５６】以下、必要に応じて本実施例中において想
定した電子回路装置の仕様説明を行ないながら、状態フ
ラグの各ビットごとにその機能の詳細を説明する。

【００５７】レジスタ競合フラグ（Ｃ）は、図２のＩＤ
段に存在する命令で指定されているソースレジスタと、
それ以前に実行されたロード命令又は乗算命令のデステ
ィネーションレジスタとを比較して、その結果をハード
ウェアが自動的に反映しているフラグである。

【００５８】本実施例における電子回路装置は、内部に
汎用レジスタを備えており、演算は基本的にこの汎用レ
ジスタに保持されているデータ間で行われる。命令の種
類は、主に汎用レジスタを用いた通常の演算命令と、外
部メモリとのデータのやり取りを行うメモリアクセス命
令と、乗算ユニットにおける乗算命令と、命令をメモリ
から読み出すためのアドレスを格納しているプログラム
カウンタの値を自由に変更するための分岐命令の四種類
に分けることができる。

【００５９】メモリアクセス命令には、メモリから本電
子回路装置内にデータを読み出すためのロード命令と、
本電子回路装置内のデータをメモリに書き込むためのス
トア命令とがあり、本電子回路装置と、命令やデータが
格納されているメモリとは、一対のアドレスバスとデー
タバスで接続されている。

【００６０】又、本電子回路装置は通常の演算命令を実
行する命令実行部のほかに、乗算の実行を高速に行うこ
とのできる乗算ユニットを備えており、本電子回路装置
とこの乗算ユニットとは双方向の専用バスで接続されて
いる。

【００６１】通常演算命令のパイプライン実行は、図２
のパイプラインステージのうち、ＩＦ，ＩＤ，ＥＸ段の
三段で実行し、メモリアクセス命令はこれに加えてＭＡ
，ＷＢ段の最低五段で実行される。又、乗算命令は、通
常演算実行のパイプラインに加えて、乗算サイクル（Ｍ
Ｔ）段とＷＢ段の最低五段で実行される。但し、メモリ
アクセス時にアクセスサイクルが伸びた場合や、乗算実
行時に乗算サイクルが伸びた場合には、仮想的にそれぞ
れＭＡ段，ＭＴ段を必要な数だけ増やしたパイプライン
を実行することとする。

【００６２】又、ロード命令及び乗算命令実行時のデス
ティネーションレジスタは、それぞれの命令完了時まで
別途退避して保持することとし、ロード命令ならメモリ
アクセス完了後、乗算命令なら乗算処理完了後に、保持
しておいたデスティネーションレジスタに書き込むこと
とする。

【００６３】このロード命令及び乗算命令実行時におけ
るレジスタ書き込み動作は、図２のＷＢ段で行われる。 但し、書き込むべきデータはＭＡ段又はＭＴ段の終りに
は本電子回路装置内のバッファレジスタに取り込まれて
いる。従って、このＷＢ段と同じ実行サイクルのＥＸ段
で実行される命令が、ＷＢ段で書き込むデスティネーシ
ョンレジスタをソースレジスタとして使用する場合は、
ＷＢ段の終了を待たずにＷＢ段と同じ実行サイクルで実
行することができるものとする。すなわち、ＭＡ段又は
ＭＴ段の終りにバッファレジスタに取り込まれているデ
ータを、バッファから直接演算器に転送する機能を備え
ている。

【００６４】本電子回路装置においてレジスタ競合が発
生し、パイプライン実行の待ち制御等が必要になるのは
、ロード命令又は乗算命令が完了する前に、それぞれの
命令で指定されたデスティネーションレジスタが、後続
命令のソースレジスタとして指定されたときである。

【００６５】従って、パイプライン制御命令は、本状態
フラグ１１０のうち、レジスタ競合フラグ（Ｃ）と後述
するロードフラグ（Ｌ）又は乗算実行フラグ（Ｍ）との
論理積、すなわちＣ・（Ｌ＋Ｍ）＝１なる条件をパイプ
ライン制御命令で判定することによって、そのときＩＤ
段にある命令を実行するか又は無効化してＥＸ段を実行
可能なサイクルまで遅らせるかどうかを決定することが
できる。

【００６６】実行を無効化するには、ＩＤ段の出力を実
質的に演算処理を行わないＮＯＰ命令等に強制的に固定
する無効化手段を設けて、パイプライン制御命令で上記
の制御条件を判定し、更にこの無効化手段を適当に制御
することによって可能となる。

【００６７】更に、このパイプライン制御命令で、ＩＤ
段及びＩＦ段のタイミング制御手段を適当に制御し、Ｉ
Ｄ段とＩＦ段の状態を一時的に固定することで、後続命
令のパイプ実行を必要な期間遅延させることが可能とな
る。

【００６８】ＩＦウェイトフラグ（Ｗ）は、バスリソー
スの競合等によって図２のＩＦ段がその実行開始を遅ら
されたとき、又はＩＦ段の実行サイクルにおいてメモリ
サイクルが伸びたことによって実行サイクルの完了が遅
らされたときに、ハードウェアが自動的にセットし、そ
れぞれＩＦ段の実行開始時又は実行サイクル完了時にリ
セットするフラグである。

【００６９】本フラグの値は、分岐命令実行時に参照さ
れ、分岐命令の実行を遅らせるためのパイプライン制御
条件として使用される。

【００７０】本実施例における電子回路装置では、分岐
命令実行時に分岐条件が確定して分岐先のアドレス演算
が完了するのがＥＸ段の後半であることから、分岐先の
命令が実行されるまでに実行サイクルで二サイクルのタ
イムラグが生じることになる。

【００７１】例えば、図２に示したパイプライン流れ図
において、命令１が分岐命令だとすると、分岐先のアド
レス演算が完了するのはＴ３サイクルのＥＸ段の後半で
あることから、分岐先の命令をフェッチするのはＴ４サ
イクルのＩＦ段になる。すなわち命令４が分岐先の命令
であり、パイプライン中に残った命令２と命令３は分岐
が成立しなかった場合に実行されるべき命令列である。

【００７２】本実施例における電子回路装置では、命令
実行の効率を上げるため、分岐条件の成立不成立に関わ
らず、分岐命令後の命令、すなわち上記で説明した例で
は命令２の１命令、又は命令２と命令３の二命令を無条
件に実行することが可能な遅延分岐命令を設定すること
ができる。

【００７３】今、ＩＦウェイトフラグ（Ｗ）がセットさ
れているときに遅延分岐命令を実行しようとすると、無
条件に実行されねばならない後続命令のフェッチが完了
していない状態であるから、プログラムカウンタの値を
その時点で書き替えることができない。

【００７４】従って、遅延分岐命令の実行を行うＥＸ段
を、上記実行すべき後続命令の命令フェッチ、すなわち
ＩＦ段が終了するまで遅らせる必要がある。

【００７５】分岐命令実行時に、パイプライン制御命令
によって本フラグ（Ｗ）の値を参照し、適当な制御信号
を生成することにより、上記で説明したパイプライン制
御を実行することが可能となる。

【００７６】すなわち、パイプライン制御命令によって
Ｗ＝１なる制御条件を判定し、遅延分岐命令及びその後
続命令に対して、上記レジスタ競合時と同様の制御を行
うことにより、分岐命令のＥＸ段及び後続命令のパイプ
ラインステージの実行を、必要な期間だけ遅らせること
ができる。

【００７７】バスサイクルフラグ（Ｂ）は、本電子回路
装置が外部メモリにアクセスするためのバスリソースが
使用されている期間だけ、ハードウェアで自動的にセッ
トされているフラグである。

【００７８】本フラグは、パイプライン制御命令によっ
て、後述するロードフラグ（Ｌ）やセマフォー（Ｓ）を
セット又はリセットするための条件として使用すること
ができる。

【００７９】ロードフラグ（Ｌ）は、メモリアクセス命
令であるロード命令が実行されたときに、パイプライン
制御命令によってソフトウェア的にセットし、バスサイ
クル終了時にハードウェアで自動的にリセットされるフ
ラグである。

【００８０】セット条件はパイプライン制御命令によっ
て設定することができ、本電子回路路装置ではバスサイ
クルフラグ（Ｂ）と後述する乗算実行フラグ（Ｍ）が共
に０、すなわちＢ＋Ｍ＝０なる条件でセットする。

【００８１】ここで、Ｂ＝０なる条件はメモリをアクセ
スするためのバスリソースが空き状態にあることを判定
するためであり、Ｍ＝０なる条件はＷＢ段の実行に際し
てハードウェアリソースの競合を回避するためである。

【００８２】乗算実行フラグ（Ｍ）は、乗算命令が実行
されたときにパイプライン制御命令によってソフトウェ
ア的にセットし、乗算ユニットでの乗算処理が完了して
乗算結果が戻ってきたら、ロードフラグと同様にハード
ウェアで自動的にリセットされるフラグである。

【００８３】セット条件はロードフラグと同様にパイプ
ライン制御命令によって設定することができ、本電子回
路路装置ではロードフラグ（Ｌ）と乗算実行フラグ（Ｍ
）が共に０、すなわちＬ＋Ｍ＝０なる条件でセットする
。

【００８４】ここで、Ｌ＝０なる条件はＷＢ段の実行に
際してハードウェアリソースの競合を回避するためであ
り、Ｍ＝０なる条件は乗算ユニットにおけるハードウェ
アリソースの競合を回避するためである。

【００８５】ＩＦ禁止フラグ（Ｉ）は、パイプライン制
御命令によってソフトウェア的にセット又はリセットす
るフラグであり、命令フェッチを実行してＩＤ段に命令
を出力するＩＦ段の動作を禁止してその時点の出力状態
を固定する機能を持っている。

【００８６】セット又はリセット条件は、パイプライン
制御命令によって、本状態フラグから必要な組み合わせ
とその値を設定することができる。

【００８７】本電子回路路装置では、セット条件として
Ｃ・Ｌ＝１、すなわち、ロード命令実行中にロード命令
によってデータがロードされるレジスタをソースレジス
タとした命令がデコードされたとき、又は別のセット条
件としてＣ・Ｍ＝１、すなわち、乗算命令実行中に乗算
命令によってデータが書き替わるレジスタをソースレジ
スタとした命令がデコードされたとき、又は別のセット
条件として乗算命令がデコードされたときにＭ＝１、す
なわち、それ以前の乗算命令の実行が終了する以前に再
び乗算命令が指定されたとき、又は別のセット条件とし
てロード命令がデコードされたときにＬ＝１、すなわち
、それ以前のロード命令の実行が終了する以前に再びロ
ード命令が指定されたとき、又は別のセット条件として
分岐命令がデコードされたときにＷ＝１、すなわち、分
岐先の命令を実行する以前に実行しなければならない命
令のフェッチが終了する以前に分岐命令が指定されてプ
ログラムカウンタの内容を変更しようとしたとき等が考
えられる。また、リセット条件とは、それぞれのセット
条件の補集合、すなわち、Ｃ・Ｌ＝０，Ｃ・Ｍ＝０，Ｍ
＝０，Ｌ＝０，Ｗ＝０等が考えられる。

【００８８】セマフォ１とセマフォ２（Ｓ）は、必要に
応じてパイプライン制御命令がソフトウェア的にセット
またはリセットを行って、後続のパイプライン制御命令
が任意にこれを参照することができるフラグである。

【００８９】すなわち、本フラグを使用する際には、そ
の都度必要となる機能状態の意味付けをして、任意に使
用することが可能となる。

【００９０】例えば、或る命令を実行した後はセマフォ
１をセットしておき、それに続く命令列の中でセマフォ
１を制御条件として参照することでロード命令だけを無
効化し、ストア命令が実行されたときに解除するなどと
いった特殊なパイプライン制御用途に利用することがで
きる。

【００９１】又、パイプライン制御命令によってパイプ
ライン制御のための条件をその都度必要な組み合せで設
定することで、上記で説明した以外に、種々の制御が可
能となる。更に又、パイプライン制御命令自身の実行シ
ーケンスを、そのシーケンス制御機能によって動的に変
更することにより、更に複雑なパイプライン制御を実現
することが可能となる。

【００９２】次に、上記で説明したように、制御条件を
参照しながらパイプライン動作を制御することが可能な
パイプライン制御命令の構成例について、図５を用いて
説明する。

【００９３】図５に示したパイプライン制御命令は、分
岐条件指定のための命令フィールド５０１と、分岐先ア
ドレスのための命令フィールド５０２と、制御内容指定
のための命令フィールド５０３と、制御条件指定のため
の命令フィールド５０４と、フラグ操作指定のための命
令フィールド５０５から成っている。

【００９４】５０１から５０５までの各命令フィールド
は、それぞれ独立にその指定内容を設定することができ
る。従って、図５に示したパイプライン制御命令は、パ
イプライン制御のための命令設定の自由度が比較的大き
な命令構成となっている。

【００９５】命令フィールド５０１は、パイプライン制
御命令列の次に読みだす命令アドレスに分岐するための
分岐条件を指定するフィールドで、命令の実行結果やパ
イプライン制御のための状態フラグ１１０の値を分岐条
件として設定することができる。

【００９６】命令フィールド５０２は、命令フィールド
５０１の分岐条件に従って分岐する先のアドレスを設定
するフィールドである。

【００９７】命令フィールド５０３は、その命令で実行
するパイプライン制御内容を指定するフィールドで、命
令実行の無効化、すなわち、ＥＸ段の実行を遅らせたり
、各パイプラインステージの実行制御や実行タイミング
等の制御内容を設定することができる。

【００９８】命令フィールド５０４は、命令フィールド
５０３で指定したパイプライン制御を行うための制御条
件を指定するフィールドで、パイプライン制御のために
必要となる状態フラグ１１０の組合せやそのそれぞれの
値を指定することができる。又、本命令フィールド５０
４で指定した条件は、命令フィールド５０５で指定する
フラグ操作の条件としても使用することができるほか、
命令フィールド５０１で指定する分岐条件の一部として
も使用することができる。

【００９９】命令フィールド５０５は、状態フラグ１１
０のセット又はリセットを指定するフィールドで、無条
件に、又は命令フィールド５０４で指定した条件に従っ
て、指定したフラグの値を操作することができる。

【０１００】本実施例では、上記で説明したパイプライ
ン制御命令が、本電子回路装置で実行する処理命令であ
るマイクロ命令と共に制御ＲＯＭ１０４に格納されてい
るが、マイクロプログラム方式を採らない場合は、本パ
イプライン制御命令のみを図１で示した制御ＲＯＭ１０
４に格納して動作させることもできるし、本電子回路装
置に処理を実行させる命令自身に含ませた形にすること
も可能である。

【０１０１】又、本実施例で示したように自由度の高い
パイプライン制御命令に対して、ソフトウェア化するパ
イプライン制御内容をある程度限定し、より簡単化した
パイプライン制御命令を設定することも可能である。

【０１０２】このように、本発明は、パイプライン動作
の制御機能内容を静的に或は動的に変化させることが可
能なことをもって特徴とし、その一つの手段として、パ
イプライン制御をプログラム命令列によって行っている
。従って、本来、その実行処理内容をプログラム命令に
よって決定しながら動作しているマイクロコンピュータ
等の電子回路装置において、本発明は、その特徴と利点
を、よりうまく活かすことが可能となる。

【０１０３】又、マイクロコンピュータ等の電子回路装
置を形成している半導体装置の同一基板上に、ＥＰＲＯ
Ｍ等の書換え可能な不揮発性メモリ装置を内蔵し、パイ
プライン制御命令、又はパイプライン制御命令を含む命
令列を格納することによって、該命令列全体の構成を半
固定とし、より信頼性の高い制御を比較的低いコストで
提供することが可能となる。

【０１０４】これは、ＥＰＲＯＭ等の書換え可能な不揮
発性メモリ装置が、半導体基板上に占める面積コストに
おいて、ＲＡＭ等のメモリ手段に較べて比較的低コスト
で実現できるためである。

【０１０５】しかし、より複雑なパイプライン制御を実
現するために、マイクロコンピュータ等の電子回路装置
が動作中に、動的にパイプライン制御命令列自身の内容
を変更しながら動作させる場合には、ＲＡＭ等の常時書
換え可能なメモリ手段を備えて、パイプライン制御命令
列の一部又は全てをメモリ手段に格納することが必要と
なる。

【０１０６】

【発明の効果】本発明によれば、パイプライン構造によ
って並列処理を行っている電子回路装置において、従来
ハードウェア固定であったパイプライン制御を、パイプ
ライン制御命令列なるソフトウェアで行うことが可能と
なる。

【０１０７】特に、実行性能を上げるためにパイプライ
ン段数を深くした場合や、実行する処理内容の組み合せ
が多く、広範囲に亙る場合等では、パイプライン制御の
内容や制御する条件が複雑になる。従って、従来技術で
はパイプライン制御のためのハードウェア回路が複雑に
なって設計が困難になるばかりでなく、ハードウェア固
定でパイプライン制御を実現することでパイプライン制
御の自由度が限定されてしまう。

【０１０８】このことは、上記電子回路装置で実行する
処理内容の追加や変更を行う場合に不都合となるばかり
でなく、電子回路装置を使用する際に、実行する処理内
容によってその都度それぞれに最適なパイプライン実行
を提供することが難しくなるということを意味している
。

【０１０９】これに対して本発明によれば、パイプライ
ン制御の一部分又は全体を書換え可能なソフトウェアで
行うことが可能となり、ハードウェア部分の設計が簡単
化されることと、パイプライン制御そのものの設計をソ
フトウェア上で行うことができることから、設計時のデ
バッグ作業が軽減されるという効果がある。

【０１１０】又、別の効果として、パイプライン制御の
自由度が上がることにより、実行する処理内容それぞれ
に対して、より最適なパイプライン制御をきめ細かく行
うことが可能となる。すなわち、パイプライン制御の信
頼性の向上と命令列の実行性能の向上を図ることが可能
となる。

【０１１１】又、本発明は、パイプライン制御をプログ
ラム命令列によって行うものであり、本来、実行処理内
容をプログラム命令によって決定しながら動作している
マイクロコンピュータ等の電子回路装置に本発明を適用
することによって、その利点をうまく活かすことが可能
になる。

【図面の簡単な説明】

【図１】パイプライン動作をソフトウェアで制御するこ
とが可能なパイプライン制御方式のブロック図。

【図２】パイプライン構成の一例の説明図。

【図３】パイプライン制御の一例の説明図。

【図４】パイプライン制御のための制御条件を反映する
状態フラグの一構成例の説明図。

【図５】パイプライン制御命令の一構成例の説明図。

【符号の説明】

１０１…命令レジスタ、１０２…アドレス生成用マッピ
ングＲＯＭ、１０３…アドレスセレクタ、１０４…命令
格納用制御ＲＯＭ、１０５…マイクロ命令レジスタ、１
０６…マイクロコードフィールド、１０７…パイプライ
ン制御フィールド、１０８…シーケンス制御部、１０９
…パイプライン制御部、１１０…状態フラグ。

Claims (10)

【特許請求の範囲】
1. 【請求項１】パイプライン構造を持つ電子回路装置にお
   いて、前記電子回路装置が実行する処理内容とは独立に
   、前記パイプラインの実行を実行ステップごとにソフト
   ウェアプログラムで制御可能な構成としたことを特徴と
   するパイプライン制御装置。
2. 【請求項２】請求項１において、命令解読手段と、命令
   の実行手段を備えて、命令実行全体をパイプライン動作
   させる電子回路装置において、前記命令自身が、前記命
   令によって実行すべき内容とは独立に前記パイプライン
   の動作を制御することが可能な構成としたパイプライン
   制御装置。
3. 【請求項３】請求項１において、命令解読手段と、命令
   の実行手段を備えて、命令実行全体をパイプライン動作
   させる電子回路装置において、前記パイプライン動作を
   制御可能なパイプライン制御命令を格納するメモリ手段
   と、前記命令を実行する際に必要な前記パイプライン制
   御命令を前記メモリ手段から読み出す読みだし手段とを
   備え、前記パイプライン制御命令によって前記パイプラ
   イン動作を制御することが可能な構成としたパイプライ
   ン制御装置。
4. 【請求項４】請求項１において、外部から入力した命令
   を解読する手段の一つとして、前記命令に対応するマイ
   クロ命令を格納するメモリ手段と、前記メモリ手段から
   前記命令を実行するために必要な少なくとも一つのマイ
   クロ命令を読み出す読み出し手段と、前記マイクロ命令
   を解読する解読手段と、前記マイクロ命令の実行手段を
   備えて、命令実行全体をパイプライン動作させる電子回
   路装置において、前記マイクロ命令に、前記外部から入
   力した命令によって実行すべき内容とは独立にパイプラ
   インの実行を制御することが可能な機能を持たせて、命
   令実行上の前記パイプライン動作を制御することが可能
   な構成としたパイプライン制御装置。
5. 【請求項５】請求項２，３または４において、パイプラ
   イン動作を制御する際に、制御のための条件として必要
   な状態信号を、適当な組み合わせで参照することが可能
   な制御条件参照手段を備え、参照した状態信号の値によ
   って前記パイプライン動作の制御内容を少なくとも二つ
   以上設定することが可能な構成としたパイプライン制御
   装置。
6. 【請求項６】請求項５において、前記制御条件参照手段
   として、前記状態信号の値を反映するフラグ手段と、パ
   イプライン動作を制御する命令によって決まる前記状態
   信号の適当な組み合わせと制御条件に従って、前記フラ
   グの値を参照するフラグ参照手段とを備え、前記フラグ
   参照手段によって参照した結果に従ってパイプライン動
   作の制御内容を決定し、パイプライン動作を制御するた
   めに必要な制御信号を生成することが可能な構成とした
   パイプライン制御装置。
7. 【請求項７】請求項６において、パイプライン動作を制
   御する命令によって、前記フラグの値をセットまたはリ
   セットすることが可能な構成としたパイプライン制御装
   置。
8. 【請求項８】請求項７において、パイプライン動作を制
   御する命令によって決まる前記フラグの適当な組み合わ
   せとセットまたはリセット条件に従って、前記フラグの
   値をセットまたはリセットすることが可能な構成とした
   パイプライン制御装置。
9. 【請求項９】請求項６，７または８において、前記フラ
   グの適当な組み合わせとその条件によって、前記パイプ
   ライン動作を制御する命令、または前記マイクロ命令、
   または前記外部から入力した命令の実行シーケンスを変
   更することが可能な構成としたパイプライン制御装置。
10. 【請求項１０】請求項１から請求項９のいずれかに記載
    のパイプライン制御装置を具備したマイクロコンピュー
    タ。