JPH04370929A - Dry etching method - Google Patents

Dry etching method

Info

Publication number
JPH04370929A
JPH04370929A JP14886191A JP14886191A JPH04370929A JP H04370929 A JPH04370929 A JP H04370929A JP 14886191 A JP14886191 A JP 14886191A JP 14886191 A JP14886191 A JP 14886191A JP H04370929 A JPH04370929 A JP H04370929A
Authority
JP
Japan
Prior art keywords
etching
film
trench
mask
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP14886191A
Other languages
Japanese (ja)
Inventor
Masaru Katsuragi
桂木 賢
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Priority to JP14886191A priority Critical patent/JPH04370929A/en
Publication of JPH04370929A publication Critical patent/JPH04370929A/en
Pending legal-status Critical Current

Links

Landscapes

  • Drying Of Semiconductors (AREA)

Abstract

PURPOSE:To improve the controllability of a trench depth. CONSTITUTION:When trenches 7 are formed in a semiconductor substrate 3 by etching, a two-layer mask 5 for etching is formed of an oxide film 1 and a polysilicon film 2 or a two-layer mask comprising an oxide film and an SiN film is formed to detect the end point of the etching. Thereby, the controllability of the trench depth can be improved.

Description

【発明の詳細な説明】[Detailed description of the invention]

【0001】0001

【産業上の利用分野】本発明は、ドライエッチング方法
に関し、更に詳しくは超LSI製造プロセスにおけるト
レンチ加工技術において、トレンチのエッチング量の制
御を向上させるドライエッチング技術に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a dry etching method, and more particularly to a dry etching technique that improves the control of the etching amount of a trench in a trench processing technique in a VLSI manufacturing process.

【0002】0002

【従来の技術及び発明が解決しようとする課題】従来、
反応性イオンエッチング装置によりレジスト、または酸
化膜をマスク材料に用いてシリコン基板にトレンチを形
成するようなエッチング技術においてはシリコン膜をあ
るエッチング量で止めるため終点検出を行う膜が存在せ
ずエッチング装置のエッチング速度の管理を行うことに
よりエッチング量の制御を行う必要がある。しかしなが
ら装置のエッチング速度は処理枚数、装置状態に依って
変化するものであり、処理前にエッチング速度の測定を
行っても1ロット処理を行う間でエッチング速度が変化
し厳密なエッチング量の制御は困難である。これは、処
理前のモニータリングである程度の制御は可能であるも
のの量産工場でスループット低下の一因となる。このよ
うにLSIの微細化に伴いトレンチ深さのバラツキは半
導体の特性劣化等の原因となり歩留低下につながる。本
発明は、超LSI製造時における上記の問題点の解決を
はかるためのものでシリコンのトレンチをエッチング装
置のエッチング速度の変動に係わらず制御よく加工を行
うことができるエッチング方法を提供するものである。
[Prior art and problems to be solved by the invention] Conventionally,
In etching techniques in which a trench is formed in a silicon substrate using a resist or oxide film as a mask material using a reactive ion etching system, there is no film to detect the end point in order to stop etching the silicon film at a certain amount. It is necessary to control the amount of etching by managing the etching rate. However, the etching speed of the equipment changes depending on the number of wafers processed and the equipment condition, and even if the etching speed is measured before processing, the etching speed will change during the processing of one lot, making it difficult to precisely control the amount of etching. Have difficulty. Although this can be controlled to some extent by monitoring before processing, it becomes a factor in reducing throughput in mass production factories. As described above, with the miniaturization of LSIs, variations in trench depth cause deterioration of semiconductor characteristics and lead to a decrease in yield. The present invention aims to solve the above-mentioned problems during the manufacturing of VLSIs, and provides an etching method that can process silicon trenches with good control regardless of fluctuations in the etching speed of an etching device. be.

【0003】0003

【課題を解決するための手段及び作用】上記の問題を解
決するために終点検出を行うことを試みた。トレンチ加
工中に終点検出を行う膜をあらかじめ設けておき終点検
出を行うことが可能となれば制御性の高いエッチングが
可能となる。この発明は、反応性イオンエッチング装置
により上面にマスク層を有するシリコン基板にトレンチ
加工を行うシリコンエッチング方法において、そのマス
ク材料に酸化膜及びポリシリコン膜を順次積層してなる
2層マスク構造か、あるいは酸化膜及びSiN膜を順次
積層してなる2層マスク構造を用い、エッチング中のマ
スク材料の発光強度をモニターリングすることによりト
レンチのエッチング量を制御することを特徴とするエッ
チング方法である。
[Means and operations for solving the problem] In order to solve the above problem, an attempt was made to detect the end point. If a film for detecting the end point is provided in advance during trench processing and it becomes possible to detect the end point, highly controllable etching becomes possible. This invention relates to a silicon etching method in which trench processing is performed on a silicon substrate having a mask layer on the upper surface using a reactive ion etching apparatus, and the present invention relates to a two-layer mask structure in which an oxide film and a polysilicon film are sequentially laminated as the mask material. Alternatively, this is an etching method characterized by using a two-layer mask structure formed by sequentially laminating an oxide film and a SiN film, and controlling the amount of trench etching by monitoring the emission intensity of the mask material during etching.

【0004】本発明のドライエッチング方法はマスク材
料に1層目が酸化膜、2層目にはトレンチをエッチング
中にエッチングされ、かつ2層目のエッチングが終了し
た時に発光分析法により終点検出が可能な膜(本実施例
ではポリシリコン膜)を用いることにより制御性の高い
トレンチ加工を可能とした。被エッチング面積が大きく
2層目マスクエッチング終了時に発光スペクトルの変化
が少ない場合には窒化シリコン膜の様な異質の膜を用い
その膜特有の発光スペクトルに依って終点を検出するこ
とが出来る。2層目マスクの膜厚は目的の深さのトレン
チが加工されたときにマスクのエッチングが終了するの
が理想であるがトレンチが深く同厚の膜をマスク材とし
てつけるのが困難なときにはマスク材のエッチングが終
了してからどのくらいオーバーエッチを行えば目的のト
レンチが加工できるか調べておくことで対応できる。
In the dry etching method of the present invention, the first layer is an oxide film, the second layer is etched during etching of a trench, and when the etching of the second layer is completed, the end point can be detected by emission spectrometry. By using a possible film (a polysilicon film in this example), trench processing with high controllability was made possible. If the area to be etched is large and there is little change in the emission spectrum at the end of the second layer mask etching, a different film such as a silicon nitride film can be used to detect the end point based on the emission spectrum unique to the film. Ideally, the film thickness of the second layer mask is such that the etching of the mask ends when a trench of the desired depth is processed, but if the trench is deep and it is difficult to apply a film of the same thickness as the mask material, This can be done by checking how much over-etching is required to form the desired trench after etching the material.

【0005】本発明のドライエッチング方法はマスク材
料にポリシリコン膜又は窒化シリコン膜を用い、マスク
材料の終点検出を行うことによりエッチング装置のモニ
ータリングを行いトレンチのエッチング量を制御するこ
とを特徴とするエッチング方法である。この発明では、
目的のトレンチ深さを得るだけのオーバーエッチを行う
。この場合終点検出時に発光スペクトルが十分変化する
ようなパターン面積が必要である。パターン面積が少な
く終点検出を行えない場合はマスク材料にポリシリコン
膜でなくて窒化膜を用いシリコンに影響されない窒化膜
特有の発光スペクトルで終点検出を行うことでポリシリ
コンマスクと同様のエッチングが可能となる。
The dry etching method of the present invention is characterized in that a polysilicon film or a silicon nitride film is used as a mask material, and the etching apparatus is monitored by detecting the end point of the mask material to control the etching amount of the trench. This is an etching method. In this invention,
Perform overetching to obtain the desired trench depth. In this case, a pattern area is required that allows the emission spectrum to change sufficiently when detecting the end point. If the pattern area is too small to detect the end point, it is possible to perform etching similar to a polysilicon mask by using a nitride film instead of a polysilicon film as the mask material and detecting the end point using the unique emission spectrum of the nitride film, which is not affected by silicon. becomes.

【0006】[0006]

【実施例】以下図に示す実施例にもとづいてこの発明を
詳述する。なお、これによってこの発明は限定されるも
のではない図1〜図4にマスク材料にポリシリコン膜を
用いたときのトレンチのエッチングの実施例を示す。ま
ず、図1に示すように膜厚d1 が2000ÅのSi 
O2 の酸化膜(1)を介して膜厚d2 が4500Å
のポリシリコン層(2)を有するシリコン基板(3)上
に、トレンチ形成のための所定形状のレジスト(4)を
パターン形成する。次に、レジスト(4)をマスクにト
レンチ形成時にマスクとなるポリシリコン膜(2)及び
酸化膜(1)のパターン形成を行う(図2参照)。ポリ
シリコン膜(2)及び酸化膜(1)を反応性イオンエッ
チング装置により除去してトレンチ形成領域(T)のシ
リコン基板(3)を露出させた後、レジスト(4)を除
去する(図2参照)。次に、2層マスク(5)によって
シリコン基板(3)にトレンチ(6)を形成する。図3
はその終点検出の状態を示している。この際、ポリシリ
コン膜(2)は除去されている。最後に、深さDが2.
0μmのトレンチ(7)を形成するために、さらに、オ
ーバーエッチングを行う(図4参照)。
DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described in detail below based on embodiments shown in the drawings. Note that the present invention is not limited thereby. FIGS. 1 to 4 show examples of trench etching when a polysilicon film is used as the mask material. First, as shown in Fig. 1, Si with a film thickness d1 of 2000 Å
The film thickness d2 is 4500 Å through the O2 oxide film (1).
A resist (4) having a predetermined shape for trench formation is patterned on a silicon substrate (3) having a polysilicon layer (2). Next, using the resist (4) as a mask, a pattern of a polysilicon film (2) and an oxide film (1), which will be used as a mask when forming a trench, is formed (see FIG. 2). After removing the polysilicon film (2) and oxide film (1) using a reactive ion etching device to expose the silicon substrate (3) in the trench formation region (T), the resist (4) is removed (FIG. 2). reference). Next, a trench (6) is formed in the silicon substrate (3) using a two-layer mask (5). Figure 3
indicates the state of end point detection. At this time, the polysilicon film (2) is removed. Finally, the depth D is 2.
In order to form a trench (7) of 0 μm, over-etching is further performed (see FIG. 4).

【0007】[0007]

【発明の効果】以上説明したように本発明を用いること
により制御性のよいトレンチ加工が可能となり、超LS
Iの歩留が向上した。
Effects of the Invention As explained above, by using the present invention, trench processing with good controllability is possible, and ultra-LS
The yield of I was improved.

【図面の簡単な説明】[Brief explanation of drawings]

【図1】この発明の一実施例における製造工程の第1ス
テップを示す構成説明図である。
FIG. 1 is a configuration explanatory diagram showing the first step of the manufacturing process in an embodiment of the present invention.

【図2】上記実施例における製造工程の第2ステップを
示す構成説明図である。
FIG. 2 is a configuration explanatory diagram showing the second step of the manufacturing process in the above embodiment.

【図3】上記実施例における製造工程の第3ステップを
示す構成説明図である。
FIG. 3 is a configuration explanatory diagram showing the third step of the manufacturing process in the above embodiment.

【図4】上記実施例における製造工程の第4ステップを
示す構成説明図である。
FIG. 4 is a configuration explanatory diagram showing the fourth step of the manufacturing process in the above embodiment.

【符号の説明】[Explanation of symbols]

1  Si O2 膜(酸化膜) 2  ポリシリコン膜 3  Si基板 4  レジストパターン 5  2層マスク 6、7  トレンチ 1 Si O2 film (oxide film) 2 Polysilicon film 3 Si substrate 4 Resist pattern 5. Two-layer mask 6, 7 Trench

Claims (1)

【特許請求の範囲】[Claims] 【請求項1】  反応性イオンエッチング装置により上
面にマスク層を有するシリコン基板にトレンチ加工を行
うシリコンエッチング方法において、そのマスク材料に
酸化膜及びポリシリコン膜を順次積層してなる2層マス
ク構造か、あるいは酸化膜及びSiN膜を順次積層して
なる2層マスク構造を用い、エッチング中のマスク材料
の発光強度をモニターリングすることによりトレンチの
エッチング量を制御することを特徴とするドライエッチ
ング方法。
1. In a silicon etching method in which trench processing is performed on a silicon substrate having a mask layer on the upper surface using a reactive ion etching device, the mask material has a two-layer mask structure in which an oxide film and a polysilicon film are sequentially laminated. Alternatively, a dry etching method characterized by using a two-layer mask structure formed by sequentially laminating an oxide film and a SiN film, and controlling the amount of trench etching by monitoring the emission intensity of the mask material during etching.
JP14886191A 1991-06-20 1991-06-20 Dry etching method Pending JPH04370929A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP14886191A JPH04370929A (en) 1991-06-20 1991-06-20 Dry etching method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP14886191A JPH04370929A (en) 1991-06-20 1991-06-20 Dry etching method

Publications (1)

Publication Number Publication Date
JPH04370929A true JPH04370929A (en) 1992-12-24

Family

ID=15462380

Family Applications (1)

Application Number Title Priority Date Filing Date
JP14886191A Pending JPH04370929A (en) 1991-06-20 1991-06-20 Dry etching method

Country Status (1)

Country Link
JP (1) JPH04370929A (en)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002526918A (en) * 1998-09-30 2002-08-20 ラム リサーチ コーポレーション Method and apparatus for improving the accuracy of a plasma etching process
JP2007227892A (en) * 2005-12-23 2007-09-06 Interuniv Micro Electronica Centrum Vzw Method of selectively epitaxially growing source/drain regions
WO2009098778A1 (en) * 2008-02-08 2009-08-13 Unisantis Electronics (Japan) Ltd. Semiconductor manufactiring method
US8026141B2 (en) 2008-02-08 2011-09-27 Unisantis Electronics (Japan) Ltd. Method of producing semiconductor
JP5258121B2 (en) * 2008-02-08 2013-08-07 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド Semiconductor manufacturing method

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002526918A (en) * 1998-09-30 2002-08-20 ラム リサーチ コーポレーション Method and apparatus for improving the accuracy of a plasma etching process
JP2007227892A (en) * 2005-12-23 2007-09-06 Interuniv Micro Electronica Centrum Vzw Method of selectively epitaxially growing source/drain regions
WO2009098778A1 (en) * 2008-02-08 2009-08-13 Unisantis Electronics (Japan) Ltd. Semiconductor manufactiring method
WO2009099232A1 (en) * 2008-02-08 2009-08-13 Unisantis Electronics (Japan) Ltd. Semiconductor manufacturing method
US8026141B2 (en) 2008-02-08 2011-09-27 Unisantis Electronics (Japan) Ltd. Method of producing semiconductor
JP5258121B2 (en) * 2008-02-08 2013-08-07 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド Semiconductor manufacturing method

Similar Documents

Publication Publication Date Title
JPH0476496B2 (en)
JPH07245291A (en) Method and apparatus for etching silicon substrate
JPH04370929A (en) Dry etching method
KR910006093B1 (en) Manufacturing method of semiconductor device
JPH0313744B2 (en)
JPS61271839A (en) Pattern forming method
JPH01184852A (en) Vlsi process masked with spacer
JPH07135247A (en) Manufacture of semiconductor device
JPS6387741A (en) Manufacture of semiconductor device
JPH06124944A (en) Semiconductor device
JPH0430518A (en) Manufacture of semiconductor device
KR100188129B1 (en) Method of manufacturing bipolar semiconductor device
JPH05109719A (en) Manufacture of semiconductor device
JPS62296425A (en) Etch-back flattening process
JP2700004B2 (en) Method for manufacturing semiconductor device
JPS61114536A (en) Manufacture of semiconductor device
KR0168200B1 (en) Etching method of multilayer film of smiconductor device
KR0147485B1 (en) Method of making a gate electrode for rom
JPS6092634A (en) Manufacture of semiconductor device
JPS6132427A (en) Manufacture of semiconductor device
JPS63213930A (en) Manufacture of semiconductor device
JPH06252105A (en) Method for detecting ending time of dry etching
JPH04364726A (en) Pattern formation
JPS63117428A (en) Manufacture of semiconductor device
JPH0496225A (en) Manufacture of semiconductor device