JPH04368147A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH04368147A JPH04368147A JP3144320A JP14432091A JPH04368147A JP H04368147 A JPH04368147 A JP H04368147A JP 3144320 A JP3144320 A JP 3144320A JP 14432091 A JP14432091 A JP 14432091A JP H04368147 A JPH04368147 A JP H04368147A
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- JP
- Japan
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- layer
- steps
- cell
- memory cell
- leakage current
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- 238000009792 diffusion process Methods 0.000 claims description 15
- 238000001514 detection method Methods 0.000 claims description 3
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- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 7
- 229910052710 silicon Inorganic materials 0.000 abstract description 7
- 239000010703 silicon Substances 0.000 abstract description 7
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Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特に溝型メモリセルを有する半導体集積回路に関する。
特に溝型メモリセルを有する半導体集積回路に関する。
【０００２】
【従来の技術】従来の半導体集積回路は、半導体ウェー
ハの内部欠陥を評価するために、まず、半導体ウェーハ
を割って、その後シリコンのエッチング液に浸し、内部
析出欠陥部分とシリコン結晶部分のエッチングレートの
差による外観の差異を観察することにより内部欠陥を評
価していた。
ハの内部欠陥を評価するために、まず、半導体ウェーハ
を割って、その後シリコンのエッチング液に浸し、内部
析出欠陥部分とシリコン結晶部分のエッチングレートの
差による外観の差異を観察することにより内部欠陥を評
価していた。
【０００３】
【発明が解決しようとする課題】この従来の半導体集積
回路は、半導体ウェーハを割って評価するため、製品が
破壊されてしまうという問題点があった。また、エッチ
ングして外観を観察する作業であるため、電気的評価に
比較して時間がかかるという問題点があった。また半導
体ウェーハの面内の欠陥の分布を評価する事も困難であ
るという問題点があった。
回路は、半導体ウェーハを割って評価するため、製品が
破壊されてしまうという問題点があった。また、エッチ
ングして外観を観察する作業であるため、電気的評価に
比較して時間がかかるという問題点があった。また半導
体ウェーハの面内の欠陥の分布を評価する事も困難であ
るという問題点があった。
【０００４】
【課題を解決するための手段】本発明の半導体集積回路
は、溝型メモリセルを有する半導体集積回路において、
半導体チップの周囲のスクライブ線領域上に設けた複数
の段差部と、前記段差部の各段の水平面に設けてリーク
電流の大小を検出するためのメモリセルと同等の拡散層
とを備えている。
は、溝型メモリセルを有する半導体集積回路において、
半導体チップの周囲のスクライブ線領域上に設けた複数
の段差部と、前記段差部の各段の水平面に設けてリーク
電流の大小を検出するためのメモリセルと同等の拡散層
とを備えている。
【０００５】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００６】図１は、本発明の第１の実施例を示す半導
体チップの断面図である。
体チップの断面図である。
【０００７】図１に示すように、シリコン基板１の上面
に溝型メモリセル２を形成し、スクライブ線領域３に複
数の段差部を形成し、この段差部の水平面に溝型メモリ
部と同様の拡散層４を形成する。
に溝型メモリセル２を形成し、スクライブ線領域３に複
数の段差部を形成し、この段差部の水平面に溝型メモリ
部と同様の拡散層４を形成する。
【０００８】図２は本発明に使用するリーク電流検出回
路を示すブロック図である。
路を示すブロック図である。
【０００９】図２に示すように、入力端子１３に印加さ
れた充電信号によりシリコン基板１と拡散層４との間の
拡散層容量１２を電源１５の電位に充電させる充電回路
１４と、節点１７に接続して拡散層容量１２の電位を検
出するＭＯＳトランジスタ１６を備えており、スクライ
ブ線領域に形成されている。ここで、入力端子１３の充
電信号により拡散層容量１２に充電された電位は拡散層
４に、結晶欠陥が存在すると基板へのリーク電流が増え
、節点７の充電電位は時間の経過と共に低下する。
れた充電信号によりシリコン基板１と拡散層４との間の
拡散層容量１２を電源１５の電位に充電させる充電回路
１４と、節点１７に接続して拡散層容量１２の電位を検
出するＭＯＳトランジスタ１６を備えており、スクライ
ブ線領域に形成されている。ここで、入力端子１３の充
電信号により拡散層容量１２に充電された電位は拡散層
４に、結晶欠陥が存在すると基板へのリーク電流が増え
、節点７の充電電位は時間の経過と共に低下する。
【００１０】このため節点７に接続されたＭＯＳトラン
ジスタ１６の出力端子１８の電位も低下するため、この
電位変化をモニターする事で拡散層４のリーク電流の大
小を検出する事が出来る。
ジスタ１６の出力端子１８の電位も低下するため、この
電位変化をモニターする事で拡散層４のリーク電流の大
小を検出する事が出来る。
【００１１】図３は本発明の第１の実施例を示すレイア
ウト図である。半導体チップ２０の周囲のスクライブ線
領域３に半導体チップ２０を囲む様に３つの段差領域Ａ
，Ｂ，Ｃを形成する。これらの領域に拡散層４および欠
陥チェック回路を形成する。拡散工程が完了して、これ
らのチェック回路を試験する事により、内部欠陥析出層
がこれらの拡散層に到達しているかどうかが判定出来る
。溝メモリセルの深さと、これらの段差の比較より内部
欠陥析出層の位置が把握出来、溝メモリセル部への影響
の有無を判定する事が出来る。
ウト図である。半導体チップ２０の周囲のスクライブ線
領域３に半導体チップ２０を囲む様に３つの段差領域Ａ
，Ｂ，Ｃを形成する。これらの領域に拡散層４および欠
陥チェック回路を形成する。拡散工程が完了して、これ
らのチェック回路を試験する事により、内部欠陥析出層
がこれらの拡散層に到達しているかどうかが判定出来る
。溝メモリセルの深さと、これらの段差の比較より内部
欠陥析出層の位置が把握出来、溝メモリセル部への影響
の有無を判定する事が出来る。
【００１２】図４は本発明の第２の実施例を示すレイア
ウト図である。スクライブ線領域上に、半導体チップ２
０の行方向，列方向及びコーナ部へ３つの段差領域Ａ，
Ｂ，Ｃを形成した以外は第１の実施例と同様の構成を有
しており、スクライブ線領域の幅全体を１つの段差とし
て形成することでこの平坦部に形成する拡散層を広範囲
に形成する事が出来る。このため、内部欠陥によるリー
ク電流の検出も比較的精度を向上させる事が出来る。
ウト図である。スクライブ線領域上に、半導体チップ２
０の行方向，列方向及びコーナ部へ３つの段差領域Ａ，
Ｂ，Ｃを形成した以外は第１の実施例と同様の構成を有
しており、スクライブ線領域の幅全体を１つの段差とし
て形成することでこの平坦部に形成する拡散層を広範囲
に形成する事が出来る。このため、内部欠陥によるリー
ク電流の検出も比較的精度を向上させる事が出来る。
【００１３】
【発明の効果】以上説明したように本発明は、溝型メモ
リセルを有するダイナミックメモリにおいてスクライブ
線領域上に複数の段差を形成し、その平面部にメモリセ
ル部と同等の拡散層を形成することにより、これらのリ
ーク電流の大小を検出して内部欠陥析出層が溝型メモリ
セルに対してどの位置に存在しているかを把握する事が
出来、しかも半導体ウェーハを破壊する事無くかつ電気
的に試験可能であり効率的であるという効果を有する。
リセルを有するダイナミックメモリにおいてスクライブ
線領域上に複数の段差を形成し、その平面部にメモリセ
ル部と同等の拡散層を形成することにより、これらのリ
ーク電流の大小を検出して内部欠陥析出層が溝型メモリ
セルに対してどの位置に存在しているかを把握する事が
出来、しかも半導体ウェーハを破壊する事無くかつ電気
的に試験可能であり効率的であるという効果を有する。
【図１】本発明の第１の実施例を示す半導体チップの断
面図。
面図。
【図２】本発明に使用するリーク電流検出回路を示すブ
ロック図。
ロック図。
【図３】本発明の第１の実施例を示すレイアウト図。
【図４】本発明の第２の実施例を示すレイアウト図。
１ シリコン基板
２ 溝型メモリセル
３ スクライブ線領域
４ 拡散層
Claims (1)
- 【請求項１】 溝型メモリセルを有する半導体集積回
路において、半導体チップの周囲のスクライブ線領域上
に設けた複数の段差部と、前記段差部の各段の水平面に
設けてリーク電流の大小を検出するためのメモリセルと
同等の拡散層とを備えたことを特徴とする半導体集積回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3144320A JP2943399B2 (ja) | 1991-06-17 | 1991-06-17 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3144320A JP2943399B2 (ja) | 1991-06-17 | 1991-06-17 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04368147A true JPH04368147A (ja) | 1992-12-21 |
| JP2943399B2 JP2943399B2 (ja) | 1999-08-30 |
Family
ID=15359353
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3144320A Expired - Fee Related JP2943399B2 (ja) | 1991-06-17 | 1991-06-17 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2943399B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100451489B1 (ko) * | 1996-12-28 | 2004-12-03 | 주식회사 하이닉스반도체 | 반도체소자의테스트패턴및그의형성방법 |
| US7115994B2 (en) | 2004-03-19 | 2006-10-03 | Fujitsu Limited | Semiconductor substrate and method of fabricating semiconductor device |
-
1991
- 1991-06-17 JP JP3144320A patent/JP2943399B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100451489B1 (ko) * | 1996-12-28 | 2004-12-03 | 주식회사 하이닉스반도체 | 반도체소자의테스트패턴및그의형성방법 |
| US7115994B2 (en) | 2004-03-19 | 2006-10-03 | Fujitsu Limited | Semiconductor substrate and method of fabricating semiconductor device |
| US7915172B2 (en) | 2004-03-19 | 2011-03-29 | Fujitsu Semiconductor Limited | Semiconductor substrate and method of fabricating semiconductor device |
| US8513130B2 (en) | 2004-03-19 | 2013-08-20 | Fujitsu Semiconductor Limited | Semiconductor substrate and method of fabricating semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2943399B2 (ja) | 1999-08-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990525 |
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