JPH04365333A - ヘテロ接合電界効果トランジスタ及びその製造方法 - Google Patents
ヘテロ接合電界効果トランジスタ及びその製造方法Info
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- JPH04365333A JPH04365333A JP14165291A JP14165291A JPH04365333A JP H04365333 A JPH04365333 A JP H04365333A JP 14165291 A JP14165291 A JP 14165291A JP 14165291 A JP14165291 A JP 14165291A JP H04365333 A JPH04365333 A JP H04365333A
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- 238000004519 manufacturing process Methods 0.000 title claims description 38
- 230000005669 field effect Effects 0.000 title claims description 13
- 125000005842 heteroatom Chemical group 0.000 title description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 32
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 claims abstract description 27
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 27
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 27
- 239000000758 substrate Substances 0.000 claims abstract description 23
- 229910052681 coesite Inorganic materials 0.000 claims abstract description 16
- 229910052906 cristobalite Inorganic materials 0.000 claims abstract description 16
- 239000000377 silicon dioxide Substances 0.000 claims abstract description 16
- 235000012239 silicon dioxide Nutrition 0.000 claims abstract description 16
- 229910052682 stishovite Inorganic materials 0.000 claims abstract description 16
- 229910052905 tridymite Inorganic materials 0.000 claims abstract description 16
- 238000005530 etching Methods 0.000 claims abstract description 11
- 238000001020 plasma etching Methods 0.000 claims description 5
- 238000000034 method Methods 0.000 claims description 4
- 239000012212 insulator Substances 0.000 claims 1
- 238000002955 isolation Methods 0.000 claims 1
- 238000000992 sputter etching Methods 0.000 claims 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 8
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- 230000005533 two-dimensional electron gas Effects 0.000 description 2
- 229910000673 Indium arsenide Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Landscapes
- Junction Field-Effect Transistors (AREA)
- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】ＩｎＧａＡｓを活性層に有するヘ
テロ接合電界効果トランジスタにおいて特にゲートリー
クの少ないヘテロ接合電界効果トランジスタ及びその製
造方法に関するものである。
テロ接合電界効果トランジスタにおいて特にゲートリー
クの少ないヘテロ接合電界効果トランジスタ及びその製
造方法に関するものである。
【０００２】
【従来の技術】近年では超高速、超高周波デバイスとし
て選択ドープＡｌＧａＡｓ／ＧａＡｓのヘテロ界面に形
成される二次元電子ガスを利用したＨＥＭＴ（高電子移
動度トランジスタ）が衛星放送受信用のロ−ノイズ増幅
器に利用されている。この系ではチャネルにＧａＡｓを
用いているが、さらに材料として電子移動度μ、飽和速
度Ｖｓが大きく、バンドギャップがＧａＡｓより小さい
為ヘテロ接合のバンド不連続の値ΔＥｃが大きく、二次
元電子のシ−トキャリア濃度Ｎｓが大きくできるＩｎＧ
ａＡｓがチャネルに用いられるようになってきた。ここ
で電子移動度、及びシ−トキャリア濃度はＩｎＧａＡｓ
のＩｎ組成を増加させれば大きくする事が可能であるが
、ＧａＡｓとＩｎＡｓとではその格子定数に約７％の大
きな差があるため、あるＩｎ組成に対して格子歪のエネ
ルギ−を結晶格子が吸収し、ミスフィット転位を発生さ
せずに結晶を成長可能な最大膜厚（臨界膜厚）が存在す
る。この臨界膜厚はＩｎ組成の増加とともに減少する為
、デバイスとして二次元電子が形成可能なチャネルの膜
厚を考慮するとＩｎ組成の最大値は限定され、通常はＡ
ｌＧａＡｓとＧａＡｓの間にＩｎ組成が０．３以下のＩ
ｎＧａＡｓを歪層の形で挿入した構造が用いられている
。この点を改善する為、ＧａＡｓ基板にかえてＩｎＰ基
板上のＩｎＧａＡｓ／ＩｎＡｌＡｓ系がを用いられるよ
うになってきた。この系ではＩｎＧａＡｓのＩｎ組成が
５３％、ＩｎＡｌＡｓのＩｎ組成が５２％でＩｎＰと互
いに格子整合し、格子不整合の問題なく高Ｉｎ組成を有
するＩｎＧａＡｓをチャネルに用いる事が可能になった
。さらにこの系ではバンド不連続の値も大きく、ＩｎＰ
上の格子整合ＩｎＧａＡｓ／ＩｎＡｌＡｓ ＨＥＭＴ
構造でΔＥｃ〜０．５１ｅＶ、Ｎｓ＞４ｘ１０１２ｃｍ
−２、μ＞１００００ｃｍ２／Ｖｓ、Ｖｓ〜２．７ｃｍ
／ｓでＧａＡｓ／ＡｌＧａＡｓ系の約２−４倍大きくな
っている。またこのような構造のＨＥＭＴにおいてトラ
ンスコンダクタンスｇｍが１３５０ｍＳ／ｍｍ，ｆｍａ
ｘ＝４０５ＧＨｚ，１８ＧＨｚでの雑音指数が０．３ｄ
Ｂという非常に優れた性能が得られたという報告がなさ
れており、この系は超高周波、超高速デバイスの材料系
として注目されている。図２０に従来例のＩｎＰ基板上
のＩｎＧａＡｓ／ＩｎＡｌＡｓ ＨＥＭＴを示す。
て選択ドープＡｌＧａＡｓ／ＧａＡｓのヘテロ界面に形
成される二次元電子ガスを利用したＨＥＭＴ（高電子移
動度トランジスタ）が衛星放送受信用のロ−ノイズ増幅
器に利用されている。この系ではチャネルにＧａＡｓを
用いているが、さらに材料として電子移動度μ、飽和速
度Ｖｓが大きく、バンドギャップがＧａＡｓより小さい
為ヘテロ接合のバンド不連続の値ΔＥｃが大きく、二次
元電子のシ−トキャリア濃度Ｎｓが大きくできるＩｎＧ
ａＡｓがチャネルに用いられるようになってきた。ここ
で電子移動度、及びシ−トキャリア濃度はＩｎＧａＡｓ
のＩｎ組成を増加させれば大きくする事が可能であるが
、ＧａＡｓとＩｎＡｓとではその格子定数に約７％の大
きな差があるため、あるＩｎ組成に対して格子歪のエネ
ルギ−を結晶格子が吸収し、ミスフィット転位を発生さ
せずに結晶を成長可能な最大膜厚（臨界膜厚）が存在す
る。この臨界膜厚はＩｎ組成の増加とともに減少する為
、デバイスとして二次元電子が形成可能なチャネルの膜
厚を考慮するとＩｎ組成の最大値は限定され、通常はＡ
ｌＧａＡｓとＧａＡｓの間にＩｎ組成が０．３以下のＩ
ｎＧａＡｓを歪層の形で挿入した構造が用いられている
。この点を改善する為、ＧａＡｓ基板にかえてＩｎＰ基
板上のＩｎＧａＡｓ／ＩｎＡｌＡｓ系がを用いられるよ
うになってきた。この系ではＩｎＧａＡｓのＩｎ組成が
５３％、ＩｎＡｌＡｓのＩｎ組成が５２％でＩｎＰと互
いに格子整合し、格子不整合の問題なく高Ｉｎ組成を有
するＩｎＧａＡｓをチャネルに用いる事が可能になった
。さらにこの系ではバンド不連続の値も大きく、ＩｎＰ
上の格子整合ＩｎＧａＡｓ／ＩｎＡｌＡｓ ＨＥＭＴ
構造でΔＥｃ〜０．５１ｅＶ、Ｎｓ＞４ｘ１０１２ｃｍ
−２、μ＞１００００ｃｍ２／Ｖｓ、Ｖｓ〜２．７ｃｍ
／ｓでＧａＡｓ／ＡｌＧａＡｓ系の約２−４倍大きくな
っている。またこのような構造のＨＥＭＴにおいてトラ
ンスコンダクタンスｇｍが１３５０ｍＳ／ｍｍ，ｆｍａ
ｘ＝４０５ＧＨｚ，１８ＧＨｚでの雑音指数が０．３ｄ
Ｂという非常に優れた性能が得られたという報告がなさ
れており、この系は超高周波、超高速デバイスの材料系
として注目されている。図２０に従来例のＩｎＰ基板上
のＩｎＧａＡｓ／ＩｎＡｌＡｓ ＨＥＭＴを示す。
【０００３】
【発明が解決しようとする課題】図２０の従来例で示し
た構造において素子間の分離を行うため一般に電界効果
トランジスタが形成される領域の周囲の部分をバッファ
層付近までエッチングにより除去を行ったメサ構造を用
いる。この構造でゲートはアンドープＩｎＡｌＡｓ層６
上に形成され、引き出し部はメサの側壁上を這ってアン
ドープＩｎＡｌＡｓバッファ層２上のゲートパッド１３
まで接続される。この時、ＩｎＧａＡｓはバンドギャッ
プが非常に小さく、金属との障壁の高さが低いため、Ｉ
ｎＧａＡｓ活性層３とゲート引き出し部１２がメサの側
壁上で接触しているため、ゲートリークが発生し，ＦＥ
Ｔの耐圧が低下するという問題があった。
た構造において素子間の分離を行うため一般に電界効果
トランジスタが形成される領域の周囲の部分をバッファ
層付近までエッチングにより除去を行ったメサ構造を用
いる。この構造でゲートはアンドープＩｎＡｌＡｓ層６
上に形成され、引き出し部はメサの側壁上を這ってアン
ドープＩｎＡｌＡｓバッファ層２上のゲートパッド１３
まで接続される。この時、ＩｎＧａＡｓはバンドギャッ
プが非常に小さく、金属との障壁の高さが低いため、Ｉ
ｎＧａＡｓ活性層３とゲート引き出し部１２がメサの側
壁上で接触しているため、ゲートリークが発生し，ＦＥ
Ｔの耐圧が低下するという問題があった。
【０００４】
【課題を解決するための手段】本発明は前記の問題点を
解決するため、メサの側壁部にＳｉＯ２及びシリコン窒
化膜からなる絶縁層を形成しゲートの引き出し部をこの
絶縁層上に形成する。またメサの周囲の基板上にメサの
厚さと同じ厚さのシリコン窒化膜を形成し、シリコン窒
化膜上にゲート引き出し部及びゲートパッドを配線した
構造とする。
解決するため、メサの側壁部にＳｉＯ２及びシリコン窒
化膜からなる絶縁層を形成しゲートの引き出し部をこの
絶縁層上に形成する。またメサの周囲の基板上にメサの
厚さと同じ厚さのシリコン窒化膜を形成し、シリコン窒
化膜上にゲート引き出し部及びゲートパッドを配線した
構造とする。
【０００５】
【作用】上記のような構造では、ゲートの引き出し部が
ＩｎＧａＡｓ活性層に直接触れないためゲートのリーク
が低減される。またゲート引き出し部及びゲートパッド
をシリコン窒化膜上に配線する事によりさらに基板を通
じての素子間の影響が低減され、特性の良好なＦＥＴ及
び、これを用いた集積回路を実現できる。
ＩｎＧａＡｓ活性層に直接触れないためゲートのリーク
が低減される。またゲート引き出し部及びゲートパッド
をシリコン窒化膜上に配線する事によりさらに基板を通
じての素子間の影響が低減され、特性の良好なＦＥＴ及
び、これを用いた集積回路を実現できる。
【０００６】
【実施例】本発明の第１の実施例を図１〜８を用いて述
べる。図１はＩｎＧａＡｓを活性層に有するＩｎＧａＡ
ｓ／ＩｎＡｌＡｓ ＨＥＭＴの断面構造である。１は
半絶縁性ＩｎＰ基板、２はアンド−プＩｎＡｌＡｓバッ
ファ層であり、３はノンド−プＩｎＧａＡｓチャネル層
（あるいは活性層）、４はアンドープＩｎＡｌＡｓスペ
−サ層、５はＳｉ不純物をド−プしたＮ型ＩｎＡｌＡｓ
キャリア供給層、６はショットキ電極を得るためののア
ンド−プＩｎＡｌＡｓ層、７はソ−ス抵抗を低減するた
めのＳｉ不純物を高濃度にド−プしたｎ型ＩｎＧａＡｓ
キャプ層である。この構造において、Ｎ型ＩｎＡｌＡｓ
層５より電子がノンド−プＩｎＧａＡｓチャネル層３に
供給され、高移動度の２次元電子ガスが、ノンド−プＩ
ｎＧａＡｓチャネル層３内に形成される。この様なヘテ
ロ構造上に、フォトレジスト８をマスク（図２）に前記
ＩｎＡｌＡｓバッファ層２内までエッチングを行いメサ
構造を形成する（図３）。次にＳｉＯ２９を基板全面に
形成し（図４）、さらにその上からシリコン窒化膜１０
を全面に形成する。ＣＦ４とＯ２の混合ガスを用いて反
応性イオンエッチングによりメサ上のシリコン窒化膜１
０を除去し、薄い厚さのＳｉＯ２９をメサと基板上に残
した状態までエッチングする（図６）。ここでＳｉＯ２
９は反応性イオンエッチングにおけるダメージを防止す
る役割を果たすが最終的にメサ上に残したＳｉＯ２９は
エッチングにより除去し、メサの側壁部にＳｉＯ２及び
シリコン窒化膜からなる絶縁層を形成する（図７）。次
に、キャップ層７上にソース電極１４、ドレイン電極１
５を形成し、ゲート電極のショットキ接合をＩｎＡｌＡ
ｓバリア層６上に形成するため、ゲート電極形成部分の
ｎ型ＩｎＧａＡｓキャップ層７をエッチング除去した後
にゲート電極１１、ゲート引き出し部１２及びゲートパ
ッド１３を形成しＦＥＴとする。
べる。図１はＩｎＧａＡｓを活性層に有するＩｎＧａＡ
ｓ／ＩｎＡｌＡｓ ＨＥＭＴの断面構造である。１は
半絶縁性ＩｎＰ基板、２はアンド−プＩｎＡｌＡｓバッ
ファ層であり、３はノンド−プＩｎＧａＡｓチャネル層
（あるいは活性層）、４はアンドープＩｎＡｌＡｓスペ
−サ層、５はＳｉ不純物をド−プしたＮ型ＩｎＡｌＡｓ
キャリア供給層、６はショットキ電極を得るためののア
ンド−プＩｎＡｌＡｓ層、７はソ−ス抵抗を低減するた
めのＳｉ不純物を高濃度にド−プしたｎ型ＩｎＧａＡｓ
キャプ層である。この構造において、Ｎ型ＩｎＡｌＡｓ
層５より電子がノンド−プＩｎＧａＡｓチャネル層３に
供給され、高移動度の２次元電子ガスが、ノンド−プＩ
ｎＧａＡｓチャネル層３内に形成される。この様なヘテ
ロ構造上に、フォトレジスト８をマスク（図２）に前記
ＩｎＡｌＡｓバッファ層２内までエッチングを行いメサ
構造を形成する（図３）。次にＳｉＯ２９を基板全面に
形成し（図４）、さらにその上からシリコン窒化膜１０
を全面に形成する。ＣＦ４とＯ２の混合ガスを用いて反
応性イオンエッチングによりメサ上のシリコン窒化膜１
０を除去し、薄い厚さのＳｉＯ２９をメサと基板上に残
した状態までエッチングする（図６）。ここでＳｉＯ２
９は反応性イオンエッチングにおけるダメージを防止す
る役割を果たすが最終的にメサ上に残したＳｉＯ２９は
エッチングにより除去し、メサの側壁部にＳｉＯ２及び
シリコン窒化膜からなる絶縁層を形成する（図７）。次
に、キャップ層７上にソース電極１４、ドレイン電極１
５を形成し、ゲート電極のショットキ接合をＩｎＡｌＡ
ｓバリア層６上に形成するため、ゲート電極形成部分の
ｎ型ＩｎＧａＡｓキャップ層７をエッチング除去した後
にゲート電極１１、ゲート引き出し部１２及びゲートパ
ッド１３を形成しＦＥＴとする。
【０００７】次に本発明の第２の実施例を図９〜１９を
用いて説明する。本実施例において用いたヘテロ構造図
９及び図１０から図１２までの工程は第１の実施例によ
るところの実施例と同様であるのでここでは省略し、図
１３の工程から説明を行う。メサ上に形成されたＳｉＯ
２９の上にフォトリソグラフィによりメサの平坦部にレ
ジスト８を形成し（図１３）、これをマスクにＳｉＯ２
９をエッチングしメサ上部にのみＳｉＯ２９を残す（図
１４）。
用いて説明する。本実施例において用いたヘテロ構造図
９及び図１０から図１２までの工程は第１の実施例によ
るところの実施例と同様であるのでここでは省略し、図
１３の工程から説明を行う。メサ上に形成されたＳｉＯ
２９の上にフォトリソグラフィによりメサの平坦部にレ
ジスト８を形成し（図１３）、これをマスクにＳｉＯ２
９をエッチングしメサ上部にのみＳｉＯ２９を残す（図
１４）。
【０００８】次に基板上で膜厚がメサの厚さと同じ層厚
になるよう膜厚を有するシリコン窒化膜１０を基板全面
に形成する。メサ周辺部の基板上の平坦部のシリコン窒
化膜１０上にフォトリソグラフィによりレジスト層８を
残し、このレジスト層８をマスクとしてメサ上部、基板
から側壁部及び基板上部にかけての傾斜した部分のシリ
コン窒化膜を基板上のシリコン窒化膜とＳｉＯ２下のメ
サの上部の面が同一平面に成るまでＣＦ４とＯ２の混合
ガスを用いた反応性イオンエッチングにより除去するこ
の時、反応性イオンエッチングによるダメージを防止す
るため、メサ上のＳｉＯ２９がわずかに残る所でエッチ
ングを停止し（図１７）、残ったＳｉＯ２９をエッチン
グニより除去する（図１８）。次に、ソース電極１４、
ドレイン電極１５を形成し、ショトキ接合をＩｎＡｌＡ
ｓバリア層６上に形成するため、ゲート電極形成部分の
ｎ型ＩｎＧａＡｓキャップ層６をエッチング除去した後
にゲート電極１１、ゲート引き出し部１２及びゲートパ
ッド１３を形成しＦＥＴとする。
になるよう膜厚を有するシリコン窒化膜１０を基板全面
に形成する。メサ周辺部の基板上の平坦部のシリコン窒
化膜１０上にフォトリソグラフィによりレジスト層８を
残し、このレジスト層８をマスクとしてメサ上部、基板
から側壁部及び基板上部にかけての傾斜した部分のシリ
コン窒化膜を基板上のシリコン窒化膜とＳｉＯ２下のメ
サの上部の面が同一平面に成るまでＣＦ４とＯ２の混合
ガスを用いた反応性イオンエッチングにより除去するこ
の時、反応性イオンエッチングによるダメージを防止す
るため、メサ上のＳｉＯ２９がわずかに残る所でエッチ
ングを停止し（図１７）、残ったＳｉＯ２９をエッチン
グニより除去する（図１８）。次に、ソース電極１４、
ドレイン電極１５を形成し、ショトキ接合をＩｎＡｌＡ
ｓバリア層６上に形成するため、ゲート電極形成部分の
ｎ型ＩｎＧａＡｓキャップ層６をエッチング除去した後
にゲート電極１１、ゲート引き出し部１２及びゲートパ
ッド１３を形成しＦＥＴとする。
【０００９】
【発明の効果】以上述べたように、メサの側壁部にＳｉ
Ｏ２及びシリコン窒化膜からなる絶縁層を形成しゲート
の引き出し部をこの絶縁層上に形成するかもしくはメサ
の周囲の基板上にメサの厚さと同じ厚さのシリコン窒化
膜を形成し、シリコン窒化膜上にゲート引き出し部及び
ゲートパッドを配線した構造とすることにより、ゲート
の引き出し部がＩｎＧａＡｓ活性層に直接触れないため
ゲートのリークが低減される。またゲート引き出し部及
びゲートパッドをシリコン窒化膜上に配線する事により
さらに基板を通じての素子間の影響が低減され、特性の
良好なＦＥＴ及び、これを用いた集積回路を実現できる
。
Ｏ２及びシリコン窒化膜からなる絶縁層を形成しゲート
の引き出し部をこの絶縁層上に形成するかもしくはメサ
の周囲の基板上にメサの厚さと同じ厚さのシリコン窒化
膜を形成し、シリコン窒化膜上にゲート引き出し部及び
ゲートパッドを配線した構造とすることにより、ゲート
の引き出し部がＩｎＧａＡｓ活性層に直接触れないため
ゲートのリークが低減される。またゲート引き出し部及
びゲートパッドをシリコン窒化膜上に配線する事により
さらに基板を通じての素子間の影響が低減され、特性の
良好なＦＥＴ及び、これを用いた集積回路を実現できる
。
【図１】本発明の第１の実施例のＨＥＭＴの製造方法を
示す第１の製造工程断面図。
示す第１の製造工程断面図。
【図２】本発明の第１の実施例のＨＥＭＴの製造方法を
示す第２の製造工程断面図。
示す第２の製造工程断面図。
【図３】本発明の第１の実施例のＨＥＭＴの製造方法を
示す第３の製造工程断面図。
示す第３の製造工程断面図。
【図４】本発明の第１の実施例のＨＥＭＴの製造方法を
示す第４の製造工程断面図。
示す第４の製造工程断面図。
【図５】本発明の第１の実施例のＨＥＭＴの製造方法を
示す第５の製造工程断面図。
示す第５の製造工程断面図。
【図６】本発明の第１の実施例のＨＥＭＴの製造方法を
示す第６の製造工程断面図。
示す第６の製造工程断面図。
【図７】本発明の第１の実施例のＨＥＭＴの製造方法を
示す第７の製造工程断面図。
示す第７の製造工程断面図。
【図８】本発明の第１の実施例のＨＥＭＴの構成を示す
平面図とその断面図。
平面図とその断面図。
【図９】本発明の第２の実施例のＨＥＭＴの製造方法を
示す第１の製造工程断面図。
示す第１の製造工程断面図。
【図１０】本発明の第２の実施例のＨＥＭＴの製造方法
を示す第２の製造工程断面図。
を示す第２の製造工程断面図。
【図１１】本発明の第２の実施例のＨＥＭＴの製造方法
を示す第３の製造工程断面図。
を示す第３の製造工程断面図。
【図１２】本発明の第２の実施例のＨＥＭＴの製造方法
を示す第４の製造工程断面図。
を示す第４の製造工程断面図。
【図１３】本発明の第２の実施例のＨＥＭＴの製造方法
を示す第５の製造工程断面図。
を示す第５の製造工程断面図。
【図１４】本発明の第２の実施例のＨＥＭＴの製造方法
を示す第６の製造工程断面図。
を示す第６の製造工程断面図。
【図１５】本発明の第２の実施例のＨＥＭＴの製造方法
を示す第７の製造工程断面図。
を示す第７の製造工程断面図。
【図１６】本発明の第２の実施例のＨＥＭＴの製造方法
を示す第８の製造工程断面図。
を示す第８の製造工程断面図。
【図１７】本発明の第２の実施例のＨＥＭＴの製造方法
を示す第９の製造工程断面図。
を示す第９の製造工程断面図。
【図１８】本発明の第２の実施例のＨＥＭＴの製造方法
を示す第１０の製造工程断面図。
を示す第１０の製造工程断面図。
【図１９】本発明の第２の実施例のＨＥＭＴの構成を示
す平面図とその断面図。
す平面図とその断面図。
【図２０】従来のＨＥＭＴの構成を示す斜視図。
１ 半絶縁性ＩｎＰ基板
２ ＩｎＡｌＡｓバッファ層
３ ＩｎＧａＡｓ活性層
４ ＩｎＡｌＡｓスペーサ層層
５ Ｎ型ＩｎＡｌＡｓキャリア供給層６ ＩｎＡｌ
Ａｓバリア層 ７ ｎ型ＩｎＧａＡｓキャップ層 ８ フォトレジスト ９ ＳｉＯ２膜 １０ シリコン窒化膜ソース電極 １１ ゲート電極 １２ ゲート引き出し部 １３ ゲートパッド １４ ソース電極 １５ ドレイン電極
Ａｓバリア層 ７ ｎ型ＩｎＧａＡｓキャップ層 ８ フォトレジスト ９ ＳｉＯ２膜 １０ シリコン窒化膜ソース電極 １１ ゲート電極 １２ ゲート引き出し部 １３ ゲートパッド １４ ソース電極 １５ ドレイン電極
Claims (4)
- 【請求項１】 ＩｎＧａＡｓを活性層に用いたヘテロ
接合電界効果トランジスタにおいてメサ分離により露出
したＩｎＧａＡｓ活性層を含むヘテロ接合電界効果トラ
ンジスタのヘテロ構造の側壁に形成されたＳｉＯ２及び
シリコン窒化膜からなる絶縁層上にゲート引き出し部が
配線されたされた構造を有するヘテロ接合電界効果トラ
ンジスタ - 【請求項２】 ＩｎＧａＡｓを活性層に用いたヘテロ
接合電界効果トランジスタ構造においてエッチングによ
りメサを形成後、ＳｉＯ２を基板全面に形成し、さらに
その上よりシリコン窒化膜で全面を覆い、全面を反応性
イオンエッチングを行い、メサ側壁部にＳｉＯ２および
シリコン窒化膜から成る絶縁層を形成する。ゲート引き
出し部が前記の絶縁層上に配線される工程からなるヘテ
ロ接合電界効果トランジスタの製造方法。 - 【請求項３】 ＩｎＧａＡｓを活性層に用いたヘテロ
接合電界効果トランジスタにおいてメサの周囲の部分に
形成されたメサ層厚と同じ膜厚のシリコン窒化膜上にゲ
ート引き出し部及びゲートパッドを形成した構造を有す
るヘテロ接合電界効果トランジスタ。 - 【請求項４】 ＩｎＧａＡｓを活性層に用いたヘテロ
接合電界効果トランジスタにおいてエッチングにより形
成したメサ上に選択的にＳｉＯ２を形成する工程と、前
記ＳｉＯ２上よりメサ領域を含む基板全面にシリコン窒
化膜を形成する。この時基板上でシリコン窒化膜の膜厚
がメサの厚さと同じ層厚になるように膜厚を設定する。 さらにメサの上部の面積より広い開口部を有するマスク
を用いてメサ上部、基板から側壁部及び基板上部にかけ
ての傾斜した部分のシリコン窒化膜を基板上のシリコン
窒化膜とＳｉＯ２下のメサの上部の面が同一平面に成る
まで反応性イオンエッチングにより除去する。メサ上部
のＳｉＯ２を除去し、ゲートをメサ上部及びゲート引き
出し部、ゲートパッドはシリコン窒化膜上に形成する。 上記の方法を用いたヘテロ接合電界効果トランジスタの
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14165291A JPH04365333A (ja) | 1991-06-13 | 1991-06-13 | ヘテロ接合電界効果トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14165291A JPH04365333A (ja) | 1991-06-13 | 1991-06-13 | ヘテロ接合電界効果トランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04365333A true JPH04365333A (ja) | 1992-12-17 |
Family
ID=15297030
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14165291A Pending JPH04365333A (ja) | 1991-06-13 | 1991-06-13 | ヘテロ接合電界効果トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04365333A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0805498A1 (en) * | 1996-05-02 | 1997-11-05 | Honda Giken Kogyo Kabushiki Kaisha | High electron mobility transistor and method of manufacturing same |
| JP2007251171A (ja) * | 2006-03-14 | 2007-09-27 | Northrop Grumman Corp | ＧａＮ系ＨＥＭＴアクティブデバイスのためのリークバリヤ |
| CN100345301C (zh) * | 2002-12-13 | 2007-10-24 | 台湾积体电路制造股份有限公司 | 整合型晶体管及其制造方法 |
-
1991
- 1991-06-13 JP JP14165291A patent/JPH04365333A/ja active Pending
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| JP2014090190A (ja) * | 2006-03-14 | 2014-05-15 | Northrop Grumman Systems Corp | ＧａＮ系ＨＥＭＴアクティブデバイスのためのリークバリヤ |
| US8809907B2 (en) | 2006-03-14 | 2014-08-19 | Northrop Grumman Systems Corporation | Leakage barrier for GaN based HEMT active device |
| US8809137B2 (en) | 2006-03-14 | 2014-08-19 | Northrop Grumman Systems Corporation | Leakage barrier for GaN based HEMT active device |
| JP2016213478A (ja) * | 2006-03-14 | 2016-12-15 | ノースロップ グラマン システムズ コーポレーション | ＧａＮ系ＨＥＭＴアクティブデバイスのためのリークバリヤ |
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