JPH04365112A - 計算機システムの計時方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、計算機システムの計時
方式に関し、特にタイマ機構をハードウェア的に実現す
る場合に好適な計時方式に関する。

【０００２】

【従来の技術】従来、計算機システムには、タイマ機構
として、現在の時刻を計時するタイマ（以下、実時間タ
イマ）と、該実時間タイマと比較し所定の設定時刻にな
ると割り込みを発生させるための比較値（以下、実時間
比較値）および計算機の間隔計時を行うタイマ（以下、
間隔時間タイマ）が少なくとも一組備えられている。ま
た、計算機システムが仮想計算機システムとして動作す
る場合は、前述したタイマ機構として実計算機用と仮想
計算機用の少なくとも２組必要になる。

【０００３】従来の計算機システムにおいては、例えば
特開昭６３−２６３５１３号公報に記載されているよう
に、仮想計算機システムとして２組のタイマ機構を構成
する場合、実際の時刻を計時する実時間タイマと実時間
比較値と間隔時間タイマからなる１組のタイマ機構を基
本構成とし、他の１組のタイマ機構は、基本のタイマ機
構における実時間タイマの相対的な値に補正して、割り
込みの検出、計時を実現している。これによって、２つ
のタイマ機構をそれぞれ論理回路によって二重化して構
成する場合に比べて、各タイマ機構を構成するインクリ
メンタ、デクリメンタ、比較器が１個で実現されること
から、ハードウェアの増加がある程度回避される。

【０００４】

【発明が解決しようとする課題】前述したように、仮想
計算機システムにおいては、タイマ機構は少なくても２
組用意する必要があり、さらに計算機システムの中には
、仮想計算機の構成を採らないものでも、間隔時間タイ
マを複数備えているシステムがあり、それをハードウェ
ア的に実現するとハードウェア量は増大することになる
。また、各タイマの計時用のクロックの周期が、タイマ
の計時の最小値より小さい場合は、分周用カウンタ等が
必要であり、これによってさらにハードウェア量の増大
を招くことになる。更に、各装置が１個乃至数個のＬＳ
ｉによって構成されるシステムにおいては、タイマ機構
のハードウェア量の占める割合が高くなり、最悪の場合
はＬＳｉの数が増え、コスト高になるという問題があっ
た。

【０００５】本発明の目的は、ハードウェア量が少なく
且つ容易に制御できるタイマ機構の計時方式を提供する
ことにある。

【０００６】

【課題を解決するための手段】前記目的を達成するため
に、請求項１記載の発明では、タイマ機構を備えた計算
機システムの計時方式において、現在の時刻を計時する
実時間タイマと該実時間タイマと比較し所定の設定時刻
になると割り込みを発生させるための実時間比較値と間
隔計時を行う間隔時間タイマとを設定する手段と、計時
用クロックに基づいて、前記実時間タイマと前記間隔時
間タイマを前記設定手段から読み出し、所定の演算を行
う手段と、前記実時間タイマが前記演算手段によって所
定の演算が行われ、前記設定手段に再設定された後、前
記設定手段から読み出された実時間比較値と前記演算さ
れた実時間タイマとを比較する手段と、該比較手段の一
致に応じて、前記設定時刻であることを示す割り込みを
検出する手段とを備えていることを特徴としている。

【０００７】請求項２記載の発明では、タイマ機構を備
えた計算機システムの計時方式において、現在の時刻を
計時する実時間タイマと、該実時間タイマと比較し所定
の設定時刻になると割り込みを発生させるための実時間
比較値と、間隔計時を行う間隔時間タイマを、それぞれ
上位部分と下位部分に分割して設定する手段と、計時用
クロックに基づいて、前記実時間タイマと前記間隔時間
タイマの下位部分、続いて上位部分を前記設定手段から
読み出し、所定の演算を行う手段と、前記実時間タイマ
の下位部分および上位部分が前記演算手段によって所定
の演算が行われ、前記設定手段に再設定された後、前記
設定手段から読み出された実時間比較値の下位部分およ
び上位部分と前記演算された実時間タイマの下位部分お
よび上位部分とをそれぞれ比較する手段と、該比較手段
の一致に応じて、前記設定時刻であることを示す割り込
みを検出する手段とを備えていることを特徴としている
。

【０００８】請求項３記載の発明では、タイマ機構を備
えた計算機システムの計時方式において、現在の時刻を
計時する実時間タイマと、該実時間タイマと比較し所定
の設定時刻になると割り込みを発生させるための実時間
比較値と、間隔計時を行う間隔時間タイマと、計時用ク
ロックを分周するカウンタとを設定する手段と、計時用
クロックに基づいて、前記設定手段から読み出され、更
新された分周カウンタの値が前記実時間タイマおよび間
隔時間タイマの計時の最小値に等しいことを検出する手
段と、該検出手段の出力に応じて、前記実時間タイマと
前記間隔時間タイマを前記設定手段から読み出し、所定
の演算を行う手段と、前記実時間タイマが前記演算手段
によって所定の演算が行われ、前記設定手段に再設定さ
れた後、前記設定手段から読み出された実時間比較値と
前記演算された実時間タイマとを比較する手段と、該比
較手段の一致に応じて、前記設定時刻であることを示す
割り込みを検出する手段とを備えていることを特徴とし
ている。

【０００９】

【作用】請求項１記載の発明では、タイマ制御部に計時
用クロックが発生すると、タイマ制御部は、局所メモリ
から実時間タイマを読み出し、読み出しレジスタに設定
する。該読みだされた実時間タイマの値は演算器でイン
クリメントされ、その結果が局所メモリの実時間タイマ
のアドレスに書き込まれる。次いで、局所メモリから実
時間比較値が読み出され、実時間比較値と、実時間タイ
マのインクリメント結果とが比較器で比較され、一致の
結果によって割り込み回路は、割込みを検出する。続い
て、タイマ制御部からのタイマ選択信号によって間隔時
間タイマが指定されて、局所メモリから間隔時間タイマ
が読み出され、演算器で間隔時間タイマがデクリメント
され、そのデクリメント結果が、局所メモリの間隔時間
タイマのアドレスに書き込まれる。

【００１０】ＬＳｉにおいてメモリは、レジスタやゲー
トに比べて素子数が少ないためチップ内の僅かの面積で
多量のレジスタと同等のワード数を確保することができ
る。本発明では、メモリに各タイマを設定し、順次それ
を読みだし、インクリメントまたはデクリメントして再
書き込みを行うことを繰り返しているので、仮想計算機
システムのように、タイマ機構が複数になってもタイマ
を設定するメモリのワード数が増えるのみで、読みだし
用のレジスタやインクリメントまたはデクリメントする
演算器、割り込み検出用の比較器も共通にすることがで
き、１個でよい。また、本発明によるメモリのワード数
の増加は、レジスタの増加よりはるかに論理量が少ない
。さらに、本発明は、メモリを用いて各タイマを順次計
時する制御であるので、比較的容易に制御を実現するこ
とができる。

【００１１】請求項２記載の発明では、１組のタイマ機
構の各タイマ値を上位と下位に分割して局所メモリの所
定アドレスに設定する。タイマ制御部に計時用クロック
が発生すると、タイマ制御部は、実時間タイマの下位を
指定し、局所メモリから実時間タイマの下位が読みださ
れ、読み出しレジスタに設定され、次いで、実時間タイ
マの下位の値が演算器でインクリメントされ、その結果
が局所メモリの実時間タイマの下位のアドレスに書き込
まれる。続いて、実時間比較値の下位が指定され、局所
メモリから実時間比較値の下位が読み出され、読み出さ
れた実時間比較値の下位と、実時間タイマの下位のイン
クリメント結果が出力されている演算器の出力とを比較
し、割り込み回路にその比較結果を保持する。次いで、
局所メモリから実時間タイマの上位が読みだされ、実時
間タイマの上位の値が演算器でインクリメントされ、イ
ンクリメント結果が、局所メモリの実時間タイマの上位
のアドレスに書き込まれる。次いで、局所メモリから実
時間比較値の上位が読み出され、読み出された実時間比
較値の上位と、実時間タイマの上位のインクリメント結
果が出力されている演算器の出力とを比較し、割り込み
回路にその比較結果を取り込み、先に保持されている比
較結果と併せて、２つの結果がともに一致していれば、
割り込み回路は割り込みを検出する。

【００１２】このように、各タイマ値を分割してメモリ
に設定しているので、その分、読み出しレジスタ、演算
器、比較器を小さくすることができ、論理量は更に少な
くなる。

【００１３】請求項３に記載の発明は、タイマの計時ク
ロックの周期がタイマ計時の最小値より小さい場合の実
施例であり、局所メモリに分周カウンタが設けられてい
る。まず、局所メモリから分周カウンタが読みだされ、
分周カウンタが演算器でインクリメントされる。この時
、計時検出回路は、分周カウンタの値が各タイマの計時
の最小値と同じになったかを検出し、同値であることが
検出されないと、演算器のインクリメント結果が、局所
メモリの分周カウンタのアドレスに書き込まれる。計時
クロック発生毎に、計時検出回路において同値であるこ
とが検出されるまで、同じ動作を繰返し、計時検出回路
が同値であることを検出すると、局所メモリの分周カウ
ンタのアドレスに演算器の出力すなわち、分周カウンタ
の初期値が書き込まれ、次いで、局所メモリの実時間タ
イマの読み出しが行われ、各タイマの計時を開始する。

【００１４】従って、各タイマの計時クロックの分周カ
ウンタが必要な場合も、分周カウンタの値が各タイマの
計時の最小値に達したことを検出する回路を設けるだけ
でよく、ハードウェア量の大幅な増加を招くことはない
。

【００１５】

【実施例】以下、本発明の一実施例を図面を用いて具体
的に説明する。図１は、２組のタイマ機構を計時する実
施例のブロック構成図である。局所メモリ１（レジスタ
ファイルであってもよい）の所定アドレスには、２組の
実時間タイマａ，実時間比較値ａ，間隔時間タイマａと
実時間タイマｂ，実時間比較値ｂ，間隔時間タイマｂが
設定される。これらのタイマ値の局所メモリ１への書き
込み、読み出しは、タイマ入出力制御部２０からタイマ
制御部６に対する制御信号２３によって行われる。読み
出しレジスタ２には、タイマ制御部６の制御によって局
所メモリ１から読みだされた実時間タイマａ，ｂと間隔
時間タイマａ，ｂが設定される。これらタイマ値は、演
算器３によってインクリメントあるいはデクリメントさ
れた後、局所メモリ１の元のアドレスに再書き込みされ
る。比較器４は、局所メモリ１から読み出された実時間
比較値ａと、実時間タイマａのインクリメント結果が出
力されている演算器３の出力とを比較する。割り込み回
路５は、比較器４の一致の結果によって割り込みを検出
し、図示しないＣＰＵに対して計時を通知する。

【００１６】以下、本発明の第１の実施例の動作を説明
する。先ず、プログラムによって与えられたタイマ値を
設定する動作を説明すると、タイマ入出力制御部２０は
、タイマ制御部６に対して制御信号２３によって設定要
求を出す。タイマ制御部６は、この要求を受付けると、
許可信号１３をタイマ入出力制御部２０に送出するとと
もに、制御信号１４によって、セレクタ７および８を制
御する。これにより、タイマ入出力制御部２０から送出
されるタイマ選択信号２２がセレクタ７を介して局所メ
モリ１に与えられ、またタイマ入出力制御部２０から送
出されるタイマ値がタイマ入力信号２１として、セレク
タ８を介して局所メモリ１に与えられ、局所メモリ１の
所定タイマのアドレスにタイマ値が書き込まれる。

【００１７】以上の処理によって、局所メモリ１に実時
間タイマａ，ｂ、実時間比較値ａ，ｂおよび間隔時間タ
イマａ，ｂが書き込まれた後、タイマ制御部６に計時用
クロック２５が発生すると、タイマ制御部６は、セレク
タ７を介したタイマ選択信号９によって実時間タイマａ
を指定する。これによって、局所メモリ１から実時間タ
イマａが読みだされ、タイマ制御部６からの制御信号１
０によって、該読みだされた実時間タイマａが読み出し
レジスタ２に設定される。次いで、タイマ制御部６から
の制御信号１１によって、実時間タイマａの値が演算器
３でインクリメントされ、演算器３のインクリメント結
果が、局所メモリ１の実時間タイマａのアドレスに書き
込まれる。

【００１８】次に、タイマ制御部６からのタイマ選択信
号９によって実時間比較値ａが指定され、局所メモリ１
から実時間比較値ａが読み出される。そして、読み出さ
れた実時間比較値ａと、実時間タイマａのインクリメン
ト結果が出力されている演算器３の出力とを比較器４で
比較し、一致の結果によって割り込み回路５は、タイマ
制御部６からの制御信号１２の指示で割り込みを検出し
、図示しないＣＰＵに対して所定の時刻になったことを
知らせる。

【００１９】次いで、タイマ制御部６からのタイマ選択
信号９によって間隔時間タイマａが指定され、局所メモ
リ１から間隔時間タイマａが読み出され、制御信号１０
により読み出しレジスタ２に設定される。そして、制御
信号１１によって演算器３で間隔時間タイマａがデクリ
メントされ、演算器３のデクリメント結果が、局所メモ
リ１の間隔時間タイマａのアドレスに書き込まれる。

【００２０】このようにして、１組のタイマ機構の計時
および割り込み検出が行われる。他の１組のタイマ機構
（実時間タイマｂ，実時間比較値ｂ，間隔時間タイマｂ
）の計時および割り込み検出も引き続いて、前述したと
同様にして行われる。なお、タイマ制御部６は、一度計
時クロックの発生により各タイマの計時を開始すると、
すべてのタイマの計時と割り込み検出が終了するまで、
タイマ入出力制御部２０からの要求を受付けない。

【００２１】図２は、１組のタイマ機構の各タイマ値を
上位と下位に分割して計時する第２の実施例のブロック
構成図である。本実施例では、局所メモリ１−１の所定
アドレスに、実時間タイマ，実時間比較値，間隔時間タ
イマのそれぞれ上位、下位を分けて設定しているので、
該上位あるいは下位のタイマ値が設定される読み出しレ
ジスタ２−１、該レジスタの出力に対してインクリメン
トあるいはデクリメントする演算器３−１、そして演算
器３−１の出力と局所メモリ１のデータとを比較する比
較器４−１は、図１に示した実施例のものに比べて小規
模に構成することができる。

【００２２】以下、本発明の第２の実施例の動作を説明
すると、プログラムによって与えられた各タイマ値は上
位と下位に分割されて、図１で説明したと同様にしてタ
イマ入出力制御部２０から局所メモリ１−１の所定アド
レスに書き込まれる。その後、タイマ制御部６に計時用
クロック２５が発生すると、タイマ制御部６は、セレク
タ７を介したタイマ選択信号９によって実時間タイマの
下位を指定する。これによって、局所メモリ１−１から
実時間タイマの下位が読みだされ、タイマ制御部６から
の制御信号１０によって、該読みだされた実時間タイマ
の下位が読み出しレジスタ２−１に設定され、次いで、
タイマ制御部６からの制御信号１１によって、実時間タ
イマの下位の値が演算器３−１でインクリメントされる
。この時、制御信号１５によって演算器３−１のキャリ
ーをキャリー検出回路１６で保持する。そして、演算器
３のインクリメント結果が、局所メモリ１−１の実時間
タイマの下位のアドレスに書き込まれる。

【００２３】次に、タイマ制御部６からのタイマ選択信
号９によって実時間比較値の下位が指定され、局所メモ
リ１−１から実時間比較値の下位が読み出される。そし
て、読み出された実時間比較値の下位と、実時間タイマ
の下位のインクリメント結果が出力されている演算器３
−１の出力とを比較器４−１で比較し、制御信号１２−
１で割り込み回路５−１に比較結果を保持する。

【００２４】次いで、タイマ制御部６は、セレクタ７を
介したタイマ選択信号９によって実時間タイマの上位を
指定する。局所メモリ１−１から実時間タイマの上位が
読みだされ、タイマ制御部６からの制御信号１０によっ
て、該読みだされた実時間タイマの上位が読み出しレジ
スタ２−１に設定され、次いで、タイマ制御部６からの
制御信号１１によって、実時間タイマの上位の値が演算
器３−１でインクリメントされる。ただし、キャリー検
出回路１６で保持していたキャリーでインクリメントす
る。そして、演算器３のインクリメント結果が、局所メ
モリ１−１の実時間タイマの上位のアドレスに書き込ま
れる。

【００２５】次に、タイマ制御部６からのセレクタ７を
介したタイマ選択信号９によって実時間比較値の上位が
指定され、局所メモリ１−１から実時間比較値の上位が
読み出される。読み出された実時間比較値の上位と、実
時間タイマの上位のインクリメント結果が出力されてい
る演算器３−１の出力とを比較器４−１で比較し、制御
信号１２−２で割り込み回路５−１にその比較結果を取
り込み、先に制御信号１２−１によって保持されている
比較結果と併せて、２つの結果がともに一致していれば
、割り込み回路５−１は割り込みを検出して、図示しな
いＣＰＵに対して所定の時刻になったことを通知する。

【００２６】間隔時間タイマの上位、下位についても同
様に、局所メモリ１−１から読み出されて、演算器３−
１でデクリメントされ、その結果が局所メモリ１−１の
間隔時間タイマ上位、下位のアドレスに書き込まれる。 なお、上記実施例は、１組のタイマ機構についてのもの
であるが、タイマ機構が複数組であっても同様に実現で
きる。

【００２７】図３は、タイマの計時クロックの周期がタ
イマ計時の最小値より小さい場合における、２組のタイ
マ機構を計時する第３の実施例のブロック構成図である
。図１の実施例の構成と相違する点は、局所メモリ１−
２に計時クロックの分周カウンタを設け、さらに分周カ
ウンタの値が計時の最小値に達したかを検出する計時検
出回路１８を設けている点である。

【００２８】プログラムによって与えられた各タイマ値
は、図１、図２で説明したと同様にして局所メモリ１−
２の所定アドレスに設定される。また、局所メモリ１−
２の分周カウンタには、システム立ち上げ時に各タイマ
値の設定と同様の方法によってその初期値が設定される
。この状態で、タイマ制御部６に計時用クロック２５が
発生すると、タイマ制御部６は、セレクタ７を介したタ
イマ選択信号９によって局所メモリ１−２の分周カウン
タを指定する。これによって、局所メモリ１−２から分
周カウンタが読みだされ、タイマ制御部６からの制御信
号１０によって、該読みだされた分周カウンタが読み出
しレジスタ２に設定され、タイマ制御部６からの制御信
号１１によって、分周カウンタが演算器３−２でインク
リメントされる。

【００２９】また、この時、制御信号１７によって計時
検出回路１８は、読み出しレジスタ２内の分周カウンタ
の値が各タイマの計時の最小値と同じになったかを検出
する。同値であることが検出されないと、演算器３−２
のインクリメント結果が、局所メモリ１−２の分周カウ
ンタのアドレスに書き込まれる。

【００３０】これで、１回の計時クロックでの動作が終
了し、計時クロック発生毎に、計時検出回路１８におい
て前述した同値であることが検出されるまで、上記した
同じ動作を繰返す。計時検出回路１８が同値であること
を検出すると、タイマ制御部６に対して制御信号１９が
送出され、局所メモリ１−２の分周カウンタのアドレス
に演算器３−２の出力（この場合、分周カウンタの初期
値）が書き込まれ、次いで、セレクタ７を介した、タイ
マ制御部６のタイマ選択信号９によって局所メモリ１−
２の実時間タイマａの読み出しが行われ、各タイマの計
時を開始する。以下、図１で説明したと同様に動作し、
その動作が終了すると、次の計時クロックの発生により
、分周カウンタの動作から開始する。

【００３１】なお、プログラムで各タイマを読み出す場
合は、図１および図３の実施例においてはタイマ入出力
制御部２０からタイマ制御部６に対して制御信号２３で
要求が出される。タイマ制御部６は、前述した計時クロ
ックによる各タイマの一連の計時動作をしていない時に
、許可信号１３をタイマ入出力制御部２０に送出すると
ともに、制御信号１４によって、セレクタ７および８を
制御する。これにより、タイマ入出力制御部２０から送
出されるタイマ選択信号２２がセレクタ７を介して局所
メモリ１、１−２に与えられる。そして、局所メモリか
ら任意のタイマ値例えば、実時間タイマａが読みだされ
、タイマ制御部６からの制御信号１０によって、読み出
しレジスタ２に設定され、タイマ出力２４としてタイマ
入出力制御部２０に読み出される。他のタイマ値の読み
出しも同様に行われる。図２の実施例も基本的には図１
，３の実施例と同様であるが、各タイマ値が上位と下位
に分割されているので、上位と下位をタイマ入出力制御
部２０に読み出し、上位と下位を合わせることにより一
つのタイマ値とする。

【００３２】

【発明の効果】以上、説明したように、請求項１に記載
の発明によれば、ハードウェア論理として、各タイマ値
を設定する小容量のメモリと、メモリの読み出しレジス
タと、演算器と比較器等の組み合わせ論理回路によって
構成されるので、ハードウェアの大規模化を回避するこ
とができ、また各タイマ値が設定されたメモリを順次ア
クセスするという制御方式であるので、制御が簡単化さ
れる。また、請求項２に記載の発明によれば、各タイマ
値を上位と下位に分割しているので、読み出しレジスタ
および演算器と比較器等の組み合わせ論理回路の規模を
更に小さくすることができる。さらに、請求項３に記載
の発明によれば、メモリに分周カウンタを設けているの
で、メモリのワード数が増加するのみで、ハードウェア
量の増加を抑えることができる。

【図面の簡単な説明】

【図１】２組のタイマ機構を計時する実施例のブロック
構成図である。

【図２】１組のタイマ機構の各タイマ値を上位と下位に
分割して計時する第２の実施例のブロック構成図である
。

【図３】タイマの計時クロックの周期がタイマ計時の最
小値より小さい場合における、２組のタイマ機構を計時
する第３の実施例のブロック構成図である。

【符号の説明】

１　　局所メモリ ２　　読み出しレジスタ ３　　演算器 ４　　比較器 ５　　割り込み回路 ６　　タイマ制御部 １６　　キャリー検出回路 １８　　計時検出回路 ２０　　タイマ入出力制御部

Claims (3)

【特許請求の範囲】
1. 【請求項１】　　タイマ機構を備えた計算機システムの
   計時方式において、現在の時刻を計時する実時間タイマ
   と該実時間タイマと比較し所定の設定時刻になると割り
   込みを発生させるための実時間比較値と間隔計時を行う
   間隔時間タイマとを設定する手段と、計時用クロックに
   基づいて、前記実時間タイマと前記間隔時間タイマを前
   記設定手段から読み出し、所定の演算を行う手段と、前
   記実時間タイマが前記演算手段によって所定の演算が行
   われ、前記設定手段に再設定された後、前記設定手段か
   ら読み出された実時間比較値と前記演算された実時間タ
   イマとを比較する手段と、該比較手段の一致に応じて、
   前記設定時刻であることを示す割り込みを検出する手段
   とを備えていることを特徴とする計算機システムの計時
   方式。
2. 【請求項２】　　タイマ機構を備えた計算機システムの
   計時方式において、現在の時刻を計時する実時間タイマ
   と、該実時間タイマと比較し所定の設定時刻になると割
   り込みを発生させるための実時間比較値と、間隔計時を
   行う間隔時間タイマを、それぞれ上位部分と下位部分に
   分割して設定する手段と、計時用クロックに基づいて、
   前記実時間タイマと前記間隔時間タイマの下位部分、続
   いて上位部分を前記設定手段から読み出し、所定の演算
   を行う手段と、前記実時間タイマの下位部分および上位
   部分が前記演算手段によって所定の演算が行われ、前記
   設定手段に再設定された後、前記設定手段から読み出さ
   れた実時間比較値の下位部分および上位部分と前記演算
   された実時間タイマの下位部分および上位部分とをそれ
   ぞれ比較する手段と、該比較手段の一致に応じて、前記
   設定時刻であることを示す割り込みを検出する手段とを
   備えていることを特徴とする計算機システムの計時方式
   。
3. 【請求項３】　　タイマ機構を備えた計算機システムの
   計時方式において、現在の時刻を計時する実時間タイマ
   と、該実時間タイマと比較し所定の設定時刻になると割
   り込みを発生させるための実時間比較値と、間隔計時を
   行う間隔時間タイマと、計時用クロックを分周するカウ
   ンタとを設定する手段と、計時用クロックに基づいて、
   前記設定手段から読み出され、更新された分周カウンタ
   の値が前記実時間タイマおよび間隔時間タイマの計時の
   最小値に等しいことを検出する手段と、該検出手段の出
   力に応じて、前記実時間タイマと前記間隔時間タイマを
   前記設定手段から読み出し、所定の演算を行う手段と、
   前記実時間タイマが前記演算手段によって所定の演算が
   行われ、前記設定手段に再設定された後、前記設定手段
   から読み出された実時間比較値と前記演算された実時間
   タイマとを比較する手段と、該比較手段の一致に応じて
   、前記設定時刻であることを示す割り込みを検出する手
   段とを備えていることを特徴とする計算機システムの計
   時方式。