JPH04360274A - 領域パターン自動生成処理方式 - Google Patents

領域パターン自動生成処理方式

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JPH04360274A
JPH04360274A JP3135121A JP13512191A JPH04360274A JP H04360274 A JPH04360274 A JP H04360274A JP 3135121 A JP3135121 A JP 3135121A JP 13512191 A JP13512191 A JP 13512191A JP H04360274 A JPH04360274 A JP H04360274A
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JP
Japan
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area
pattern
partial
density
pattern density
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JP3135121A
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Inventor
Akihiko Suehiro
末廣 明彦
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、プリント基板の自動設
計において領域パターンを生成する方式に関し、特に基
板上の任意の層の空き領域に電源,アース等の領域パタ
ーンを自動的に入力するための領域パターン自動生成処
理方式に関するものである。
【0002】近年における高密度実装の要求に伴って、
同一プリント基板上に異なるテクノロジーに基づく回路
を搭載することが多くなり、そのためプリント板上の各
部において、パターン密度が異なる場合がある。例えば
、表面実装部品(SMD)が搭載された部分は一般に配
線パターン密度が高くなるが、それ以外の部品が搭載さ
れた部分は配線パターン密度がそれほど高くならない。
【0003】このように同一プリント基板上で、配線パ
ターン密度が異なる場合には、プリント板の反りや、エ
ッチングの不均一等の問題を生じやすい。
【0004】これに対して、プリント基板の自動設計時
に、プリント板上の空き領域に領域パターンを生成して
、配線パターン密度を均一化することによって、上述の
ような問題を解消する、領域パターン自動生成処理方式
が要望される。
【0005】
【従来の技術】従来、プリント基板における配線パター
ン密度の違いは、一般には特に考慮されていない場合が
多い。なお一部においては、空き領域を探してネットな
し、すなわちどこにも接続されない、ダミーのパターン
を入力する方法も用いられている。
【0006】
【発明が解決しようとする課題】しかしながら、プリン
ト基板上において配線パターン密度が異なる場合には、
プリント板の反りを生じやすいという問題がある。また
配線パターン密度が異なる場合には、パターン密度の小
さい部分においてオーバーエッチングを生じ、パターン
密度の大きい部分においてアンダーエッチングを生じる
ことによって、エッチングの不均一が生じやすいという
問題がある。
【0007】一方、空き領域にネットなしのダミーのパ
ターンを設ける方法では、このパターンに基づいてノイ
ズが増加する場合があるという問題があった。
【0008】本発明はこのような従来技術の課題を解決
しようとするものであって、パターン設計が完了したプ
リント基板に対して、領域パターンを自動生成すること
によって、各部のパターン密度を均一化して、プリント
板の反りやエッチングの不均一をなくすとともに、自動
生成する領域パターンをアースネットまたは電源ネット
にすることによって、従来のダミーパターンの場合と比
べてノイズを減少させて特性を向上することができる、
領域パターン自動生成処理方式を提供することを目的と
している。
【0009】
【課題を解決するための手段】本発明は、基板上に配置
した部品のランド,領域パターン,配線ライン,配線ビ
ア等の要素を有するプリント基板上に任意のネットの領
域パターンを自動生成する方式において、プリント板の
配線領域を複数の部分領域に分割する部分領域分割段階
と、各部分領域におけるパターン密度を求めるパターン
密度算定段階と、求められた各部分領域のパターン密度
を比較するパターン密度比較段階と、パターン密度の低
い部分領域内に指定ネットの領域パターンを生成する領
域パターン生成段階と、生成した領域パターンの密度を
調整するパターン密度調整段階とを備えたことを特徴と
するものである。
【0010】また本発明は、上述の領域パターン生成段
階が、パターン密度の低い部分領域内において、指定ネ
ットの部品ランドまたは配線ビアを基点として、この部
分領域内における空き領域を探索することによって、こ
の空き領域内に領域パターンを生成する処理を、指定ネ
ットの部品ランドおよび配線ビア数分、規定のパターン
密度になるまで繰り返すことによって実行されることを
特徴とするものである。
【0011】さらにまた本発明は、上述の領域パターン
生成段階が、パターン密度の低い部分領域内において、
指定ネットの配線ラインを基点として、この部分領域内
における空き領域または配線ラインの幅を広げた領域を
探索することによって、この領域内に領域パターンを生
成する処理を、指定ネットの配線ライン数分、規定のパ
ターン密度になるまで繰り返すことによって実行される
ことを特徴とするものである。
【0012】
【作用】図1は、本発明の原理的構成を示したものであ
る。本発明の領域パターン自動生成処理方式においては
、部分領域分割段階1において、プリント板の配線領域
を複数の部分領域に分割し、パターン密度算定段階2に
おいて、各部分領域におけるパターン密度を求め、パタ
ーン密度比較段階3において、求められた各部分領域の
パターン密度を比較し、領域パターン生成段階4におい
て、パターン密度の低い部分領域内に任意のネットの領
域パターンを生成し、パターン密度調整段階5において
、生成した領域パターンの密度を調整するようにしたの
で、プリント板のパターン密度を均一化して、プリント
板の反りやエッチングの不均一をなくすとともに、自動
生成する領域パターンをアースネットまたは電源ネット
にすることによって、ノイズを減少させて特性を向上さ
せることができる。
【0013】以下、本発明の領域パターン自動生成処理
方式を、各段階ごとに詳細に説明する。
【0014】部分領域分割段階1においては、プリント
板の配線領域(矩形または任意の多角形)を、予め定め
られた分割方法に従って、複数の部分領域に分割する。 分割方法としては、例えば2等分,3等分,4等分,6
等分,8等分,…等がある。分割の際は、通常、各部分
領域の面積が等しくなるようにする。
【0015】図2は、配線領域を部分領域に分割する方
法を例示したものであって、(a) は2等分の場合、
(b) は3等分の場合、(c) は4等分の場合、(
d) は6等分の場合をそれぞれ示している。
【0016】パターン密度算定段階2においては、部分
領域分割段階1において求められた各部分領域のパター
ン密度を求める。
【0017】図3は、パターン密度算定の手順をフロー
チャートによって示したものである。図3に示すように
、部分領域の面積を求めたのち(S1)、各部分領域内
の配線パターンの総面積、すなわち部品ランド,ライン
,ビア,領域パターンの面積の総和を求め(S2)、こ
れを部分領域の面積で割る(S3)ことによって、パタ
ーン密度〔%〕が算定される。
【0018】パターン密度比較段階3においては、パタ
ーン密度算定段階2において求められた各部分領域のパ
ターン密度を比較して、どの部分領域に領域パターンを
生成するかを決定する。通常は、最も密度の高い部分領
域のパターン密度と同じになるように、その他の部分領
域に領域パターンを生成する。
【0019】図4は、パターン密度比較の手順をフロー
チャートによって示したものである。部分領域のパター
ン密度の比較は図4に示すように、各部分領域における
パターン密度の最大値を求めたのち(S11)、パター
ン密度が最大の部分領域以外の部分領域に、どれだけの
面積の領域パターンを追加するかを、部分領域ごとに計
算する(S12)ことによって行なわれる。
【0020】領域パターン生成段階4においては、パタ
ーン密度比較段階3において求められた低密度の部分領
域内に領域パターンを生成する。領域パターンの生成は
、公知技術の領域パターン生成方法によって行なう。
【0021】図5は、領域パターン生成方法を示したも
のであって、図形演算によって領域パターンを求める従
来の方法を示している。すなわち、部分領域11を指定
ネットの領域パターン入力エリアとして、指定ネット以
外の要素12(ライン,ランド,ビア,領域パターン,
パターン入力禁止領域)を、電気的に必要とするクリア
ランスの分だけ拡大した図形13との差を求めて、領域
パターン14とする。
【0022】図6は、領域パターン生成の手順をフロー
チャートによって示したものである。すなわち、低密度
の部分領域内における空き領域に、前述のように公知技
術によって指定ネットの領域パターンを生成する処理を
、低密度の部分領域の数だけ繰り返すことによって、領
域パターンが生成される。
【0023】パターン密度調整段階5においては、領域
パターン生成段階4において生成された、領域パターン
の密度を部分領域ごとに調整する。すなわち、部分領域
内に領域パターンを生成したのちに、パターン密度を計
算すると、目的とするパターン密度を超過してしまう場
合があるので、この場合は、生成した領域パターンを含
む最小矩形を求めて、その面積が小さくなる順に縮小化
処理を行なう。
【0024】図7は、領域パターンの縮小化処理を例示
したものであって、(a) は縮小処理前の領域パター
ンを示し、ハッチング部は領域パターンを、点線はこの
領域パターンを囲む最小矩形を示している。(b) は
縮小処理を示し、実線■〜■はこの線の外側の領域パタ
ーンを削除することによって、領域パターンを縮小する
ことを示している。(c) は縮小処理後の領域パター
ンを示したものである。
【0025】この場合、一つの領域パターンで縮小でき
る範囲を決めておき、それを超えた場合に、複数の領域
パターンがあるときは、他の領域パターンについて縮小
処理を行なうようにする。
【0026】図8,図9は、パターン密度調整の手順を
示すフローチャートの前半および後半を示す図である。 両図に示すように、低密度の部分領域内に生成した領域
パターンの数とそれぞれの面積と、面積の総和とを求め
(S31)、領域パターン生成後のパターン面積が最大
密度の領域のパターン面積より大きいときは(S32)
、生成領域パターンが複数のときは(S33)、面積の
大きい順にソートして(S34)、面積最大の領域パタ
ーンを処理対象とする(S35)。次に、領域パターン
を含む最小矩形を求めて(S37)、上下左右から指定
の単位長さで領域パターンを切断したと仮定して、それ
ぞれの方向から削除される面積が最小となる方向を調べ
る(S37)。そして、生成領域が複数で1領域パター
ンでの縮小可能範囲を超えたときは(S38)、次に面
積の大きい領域パターンを処理対象として処理を行なう
(S39)。このような処理を、縮小後のパターン面積
が最大密度の領域のパターン面積より小さくなるまで繰
り返して行い(S40)、低密度の部分領域の数だけ処
理したとき終了とする(S41)。
【0027】
【実施例】図10〜図15は、本発明方式の一実施例を
示したものであって、前述の図形演算の手法によって領
域パターンを生成する単純モデルの場合を示している。
【0028】図10は、本発明の一実施例におけるプリ
ント板の分割を例示したものであって、4分割した場合
の1個の部分領域が太実線で示されている。
【0029】図11は、本発明の一実施例における部分
領域の例を示したものである。このような各部分領域に
ついて、配線密度の計算を行なう。配線密度の計算は前
述のように、ランド,ライン,ビア,領域パターンの面
積の総和を、部分領域の面積で割ることによって求めら
れる。図中、□,■は部品接続取り付け用のランド、○
,●は層間接続用のビア(中継孔)を示し、●,■は指
定ネット、○,□は指定ネット以外のネットを示してい
る。ここで指定ネットは、同電位(指定電位)の部分を
示している。また実線は、ライン(配線)を示している
【0030】図12は、本発明の一実施例における領域
パターンの生成を示したものである。図中、斜線を施し
て示す部分21,22,23,24は、生成された領域
パターンを示している。このようにして領域パターンを
生成された各部分領域について、パターン密度の比較を
行なう。
【0031】図13は、本発明の一実施例における孤立
領域パターンの削除を示したものである。配線密度の計
算の結果、目標とする配線密度を超えている場合は、指
定ネットと接続できない孤立領域パターンを削除する。 この場合、領域パターンの削除ごとに配線密度を計算し
て、比較を行なう必要がある。図13においては、図1
2に示された領域パターン23,24が削除されたこと
が示されている。
【0032】図14は、本発明の一実施例における領域
縮小処理を示したものである。孤立パターンを削除した
図13の領域パターンのうちの最大の領域パターン21
について、図14において点線で示すように最小矩形を
求めて、この矩形内において、■〜■に示すように矩形
の外側から一定の値ずつ削除する。削除は上下左右の4
方向から、次第に内側へ削るようにする。図14は、削
除する領域が小さい順になるように制御する場合を示し
ている。
【0033】図15は、本発明の一実施例における領域
縮小処理後の領域パターンを示したものであって、(a
) は図14における■の削除処理後の領域パターン、
(b) は図14における■の削除処理後の領域パター
ン、(b) は図14における■の削除処理後の領域パ
ターンをそれぞれ示している。
【0034】このような領域パターンの削除を行なうと
きは、領域パターンが同じネットの要素から孤立しない
ように制御する。ただし、指定ネットと同じネットのラ
インは、領域に含んでもよい。
【0035】図16〜図19は、本発明方式の他の実施
例を示したものであって、部分領域内の指定ネットの部
品ランドまたはビアを基点として、空き領域を検索して
領域パターンを生成することによって、孤立パターンの
発生を防止する場合を示している。
【0036】図16は、本発明の他の実施例における部
分領域の例を示したものである。このような各部分領域
について、前述のように配線密度の計算を行なう。図中
、★で示す31は、指定ネットの注目ランドまたはビア
を示している。
【0037】図17は、領域パターンの生成を示したも
のである。この場合は、注目ランドまたはビア31から
検索を開始し、部分領域の境界または他ネットを障害物
とみなして、これに行き当たったときは、規定方向に9
0°回転して検索を行なう処理を繰り返すことによって
空き領域を検索して、検索された空き領域に領域パター
ンを生成する。この場合、障害物に行き当たったときは
その障害物に沿って検索を行なうように制御を行なうと
ともに、障害物の周囲では障害物から一定のクリアラン
スを設けるようにする。同一ネットのランドおよびビア
は通常、障害物と同様に扱うが、同一ネットのラインは
障害物とみなさない。形成された領域パターンの内部に
他ネットのランドまたはビアが含まれるときは、その周
囲にクリアランスを設定する打抜きの処理を行なう。こ
のようにして、斜線を施して示す領域パターン32を生
成する。
【0038】図18は、本発明の他の実施例における他
の領域パターンの生成を示したものである。この場合は
、★で示す指定ネットの注目ランドまたはビア33から
、同様に他ネットを障害物とみなして避けて検索するこ
とによって、斜線を施して示す領域パターン34を生成
する。この場合は、既に生成された領域パターンがある
場合、これと接続されている方向へは、探索を行なわな
い。
【0039】図19は、本発明の他の実施例における全
領域パターンの検索終了時を示したものであって、領域
パターン32,34が生成されたことが示されている。 なお、このような領域パターンの生成方法については、
特願昭61−255172(特開昭63−108466
),特願昭62−49188(特開昭63−21617
6)に詳細に記載されている。
【0040】図20〜図24は、本発明方式のさらに他
の実施例を示したものであって、分割領域内の指定ネッ
トのラインを基点として、空き領域を検索して領域パタ
ーンを生成する場合を示している。
【0041】図20は、本発明のさらに他の実施例にお
ける部分領域の例を示したものである。このような各部
分領域について、前述のようにして配線密度の計算を行
なう。図中、実線41,42は指定ネットのラインを示
している。
【0042】図21は、本発明のさらに他の実施例にお
ける領域パターンの生成を示したものであって、ライン
41,42から前述と同様の方法によって空き領域を検
索することによって、領域パターン43を生成すること
が示されている。この例では、部分領域の配線密度の計
算結果、目標とする配線密度を超えているので、領域パ
ターンの削除が必要となる。
【0043】図22は、本発明のさらに他の実施例にお
ける部分領域の他の例を示したものである。この場合は
、配線密度が高く、上述のように空き領域に領域パター
ンを生成する方法を用いることができないので、指定ネ
ットのラインの幅を広げることによって、領域パターン
を生成する。
【0044】図23は、本発明のさらに他の実施例にお
ける領域パターンの生成を示したものであって、図22
に示された部分領域における指定ネットのライン44,
45の幅を広げて領域パターン46,47を生成するこ
とが示されている。この場合は、目標とする配線密度を
超えていない。
【0045】図24は、本発明のさらに他の実施例にお
ける領域パターンの生成の他の例を示したものである。 この場合は、領域パターンの生成を、ラインの周りに限
定した場合を示している。図中、領域パターン48,4
9は、指定ネットのライン44,45の周りに限定して
生成された領域パターンを示している。この場合も同様
に、目標とする配線密度を超えていない。
【0046】
【発明の効果】以上説明したように本発明によれば、プ
リント基板上の任意の層に電源,アース等の領域パター
ンを入力する際に、分割された各部分領域について、パ
ターン密度をほぼ均一にすることができ、従ってプリン
ト板の反りやエッチングの不均一を除去することができ
るので、プリントの品質を向上し歩留りをよくすること
ができるとともに、ノイズを減少させることが可能とな
る。
【図面の簡単な説明】
【図1】本発明の原理的構成を示す図である。
【図2】配線領域を部分領域に分割する方法を例示する
図であって、(a) は2等分の場合、(b) は3等
分の場合、(c) は4等分の場合、(d) は6等分
の場合をそれぞれ示す。
【図3】パターン密度算定の手順をフローチャートによ
って示す図である。
【図4】パターン密度比較の手順をフローチャートによ
って示す図である。
【図5】領域パターンの生成方法を示す図である。
【図6】領域パターン生成の手順をフローチャートによ
って示す図である。
【図7】領域パターンの縮小化処理を例示する図であっ
て、(a) は縮小処理前の領域パターンを示し、(b
) は縮小処理を示し、(c) は縮小処理後の領域パ
ターンを示す。
【図8】パターン密度調整の手順を示すフローチャート
の前半を示す図である。
【図9】パターン密度調整の手順を示すフローチャート
の後半を示す図である。
【図10】本発明の一実施例におけるプリント板の分割
を示す図である。
【図11】本発明の一実施例における部分領域の例を示
す図である。
【図12】本発明の一実施例における領域パターンの生
成を示す図である。
【図13】本発明の一実施例における孤立領域パターン
の削除を示す図である。
【図14】本発明の一実施例における領域縮小処理を示
す図である。
【図15】本発明の一実施例における領域縮小処理後の
領域パターンを示す図である。
【図16】本発明の他の実施例における部分領域の例を
示す図である。
【図17】本発明の他の実施例における領域パターンの
生成を示す図である。
【図18】本発明の他の実施例における他の領域パター
ンの生成を示す図である。
【図19】本発明の他の実施例における全領域パターン
の検索終了時を示す図である。
【図20】本発明のさらに他の実施例における部分領域
の例を示す図である。
【図21】本発明のさらに他の実施例における領域パタ
ーンの生成を示す図である。
【図22】本発明のさらに他の実施例における部分領域
の他の例を示す図である。
【図23】本発明のさらに他の実施例における領域パタ
ーンの生成を示す図である。
【図24】本発明のさらに他の実施例における領域パタ
ーンの生成の他の例を示す図である。
【符号の説明】
1  部分領域分割段階 2  パターン密度算定段階 3  パターン密度比較段階 4  領域パターン生成段階 5  パターン密度調整段階

Claims (3)

    【特許請求の範囲】
  1. 【請求項1】  基板上に配置した部品のランド,領域
    パターン,配線ライン,配線ビア等の要素を有するプリ
    ント基板上に任意のネットの領域パターンを自動生成す
    る方式において、プリント板の配線領域を複数の部分領
    域に分割する部分領域分割段階(1)と、該各部分領域
    におけるパターン密度を求めるパターン密度算定段階(
    2)と、該求められた各部分領域のパターン密度を比較
    するパターン密度比較段階(3)と、パターン密度の低
    い部分領域内に指定ネットの領域パターンを生成する領
    域パターン生成段階(4)と、該生成した領域パターン
    の密度を調整するパターン密度調整段階(5)とを備え
    たことを特徴とする領域パターン自動生成処理方式。
  2. 【請求項2】  前記領域パターン生成段階(4)が、
    パターン密度の低い部分領域内において、指定ネットの
    部品ランドまたは配線ビアを基点として該部分領域内に
    おける空き領域を探索することによって該空き領域内に
    領域パターンを生成する処理を、指定ネットの部品ラン
    ドおよび配線ビア数分、規定のパターン密度になるまで
    繰り返すことによって実行されることを特徴とする請求
    項1に記載の領域パターン自動生成処理方式。
  3. 【請求項3】  前記領域パターン生成段階(4)が、
    パターン密度の低い部分領域内において、指定ネットの
    配線ラインを基点として該部分領域内における空き領域
    または該配線ラインの幅を広げた領域を探索することに
    よって該領域内に領域パターンを生成する処理を、指定
    ネットの配線ライン数分、規定のパターン密度になるま
    で繰り返すことによって実行されることを特徴とする請
    求項1に記載の領域パターン自動生成処理方式。
JP3135121A 1991-06-06 1991-06-06 領域パターン自動生成処理方式 Withdrawn JPH04360274A (ja)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7222316B2 (en) 2004-08-11 2007-05-22 Fujitsu Limited Board design aiding apparatus, board design aiding method and board design aiding program
JP2007258331A (ja) * 2006-03-22 2007-10-04 Denso Corp 多層基板の設計支援装置及び設計支援方法

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