JPH04355542A - フレーム変換回路 - Google Patents
フレーム変換回路Info
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- JPH04355542A JPH04355542A JP3130140A JP13014091A JPH04355542A JP H04355542 A JPH04355542 A JP H04355542A JP 3130140 A JP3130140 A JP 3130140A JP 13014091 A JP13014091 A JP 13014091A JP H04355542 A JPH04355542 A JP H04355542A
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- 238000006243 chemical reaction Methods 0.000 title claims description 13
- 238000005070 sampling Methods 0.000 claims abstract description 18
- 230000005540 biological transmission Effects 0.000 claims abstract description 14
- 230000001360 synchronised effect Effects 0.000 claims description 23
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 1
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- Data Exchanges In Wide-Area Networks (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はフレーム変換回路に関し
、特にデジタル通信における非同期通信端末と同期系基
幹回線との接続の際に使用されるフレーム変換回路に関
する。
、特にデジタル通信における非同期通信端末と同期系基
幹回線との接続の際に使用されるフレーム変換回路に関
する。
【０００２】
【従来の技術】従来の非同期通信端末と同期系基幹回線
とのインタフェース部となるフレーム変換回路は図３に
示すように、非同期通信端末１１、端末よりの信号を伝
送速度の数倍のスピードでサンプリングをしてデータを
復元するサンプリング回路１２、非同期系に沿ったタイ
ミングを発生する非同期タイミング発生回路１３、同期
系の中継回線に沿ったタイミングを発生する同期タイミ
ング発生回路１４、非同期タイミング発生回路１３と同
期タイミング発生回路１４との間の時間的調整をするＦ
ＩＦＯメモリ１５から構成される。
とのインタフェース部となるフレーム変換回路は図３に
示すように、非同期通信端末１１、端末よりの信号を伝
送速度の数倍のスピードでサンプリングをしてデータを
復元するサンプリング回路１２、非同期系に沿ったタイ
ミングを発生する非同期タイミング発生回路１３、同期
系の中継回線に沿ったタイミングを発生する同期タイミ
ング発生回路１４、非同期タイミング発生回路１３と同
期タイミング発生回路１４との間の時間的調整をするＦ
ＩＦＯメモリ１５から構成される。
【０００３】まず、回線が確立して非同期通信端末１１
よりサンプリング回路１２にデータが送られると、サン
プリング回路１２では受信データの数倍のスピードで常
時サンプリングしているので、図５に示すような非同期
データのフレームＡ〜Ｃのフォーマットを検知出来る。 また、フレームＡ〜Ｃの各フレームはスタートビット，
データ，ストップビットから構成されている。このフレ
ームＡ〜Ｃのビットは、非同期タイミング発生回路１３
に沿ったタイミングでＦＩＦＯメモリ１５に書き込まれ
る。その後に、同期タイミング発生回路１４に沿ったタ
イミングでＦＩＦＯメモリ１５から出力され同期系の基
幹回線１６上に多重化して伝送される。
よりサンプリング回路１２にデータが送られると、サン
プリング回路１２では受信データの数倍のスピードで常
時サンプリングしているので、図５に示すような非同期
データのフレームＡ〜Ｃのフォーマットを検知出来る。 また、フレームＡ〜Ｃの各フレームはスタートビット，
データ，ストップビットから構成されている。このフレ
ームＡ〜Ｃのビットは、非同期タイミング発生回路１３
に沿ったタイミングでＦＩＦＯメモリ１５に書き込まれ
る。その後に、同期タイミング発生回路１４に沿ったタ
イミングでＦＩＦＯメモリ１５から出力され同期系の基
幹回線１６上に多重化して伝送される。
【０００４】
【発明が解決しようとする課題】上述した従来のフレー
ム変換回路では、非同期通信端末よりのデータを検知し
た後に、そのままのデータをＦＩＦＯメモリにより時間
調整して同期系基幹回線に送出するので、非同期データ
を判別するときに使うスタートビットや、ストップビッ
トまで一緒に送出されてしまう。そのスタートビットや
ストップビットは同期系基幹回線上では使用されないの
で送る必要がない上に、図５のような８ビットの有効デ
ータに対し、３〜５ビットの冗長データ（スタートおよ
びストップビット）がつくことになり伝送効率を悪くす
る欠点がある。
ム変換回路では、非同期通信端末よりのデータを検知し
た後に、そのままのデータをＦＩＦＯメモリにより時間
調整して同期系基幹回線に送出するので、非同期データ
を判別するときに使うスタートビットや、ストップビッ
トまで一緒に送出されてしまう。そのスタートビットや
ストップビットは同期系基幹回線上では使用されないの
で送る必要がない上に、図５のような８ビットの有効デ
ータに対し、３〜５ビットの冗長データ（スタートおよ
びストップビット）がつくことになり伝送効率を悪くす
る欠点がある。
【０００５】
【課題を解決するための手段】本発明のフレーム変換回
路はデータ伝送における非同期通信端末と同期系基幹回
線との接続におけるインタフェースとなるフレーム変換
回路において、前記非同期通信端末と電気的インタフェ
ースを処理する手段と、前記非同期通信端末から入力さ
れる非同期信号を高速度のタイミング信号でサンプリン
グし、かつ冗長信号を除去するサンプリング手段と、こ
の冗長信号を除去されたサンプリング非同期信号を書き
込むタイミング制御を行う非同期タイミング発生手段と
、前記サンプリング非同期信号を一時記憶するＦＩＦＯ
（Ｆｉｒｓｔ Ｉｎ ＦｉｒｓｔＯｕｔ）メモリと
、前記同期系基幹回線の伝送速度にあわせて前記ＦＩＦ
Ｏメモリより信号を読み出すタイミング制御を行う同期
タイミング発生手段と、前記ＦＩＦＯメモリより出力さ
れるメモリ内のデータが空である情報を受信して、前記
同期系基幹回線へ送出される信号が有効か無効かの判断
信号を出力する信号判定ビット発生手段と、前記ＦＩＦ
Ｏメモリより出力される信号と前記信号判定ビット発生
手段より出力される信号とを多重化する多重手段とを備
えている。
路はデータ伝送における非同期通信端末と同期系基幹回
線との接続におけるインタフェースとなるフレーム変換
回路において、前記非同期通信端末と電気的インタフェ
ースを処理する手段と、前記非同期通信端末から入力さ
れる非同期信号を高速度のタイミング信号でサンプリン
グし、かつ冗長信号を除去するサンプリング手段と、こ
の冗長信号を除去されたサンプリング非同期信号を書き
込むタイミング制御を行う非同期タイミング発生手段と
、前記サンプリング非同期信号を一時記憶するＦＩＦＯ
（Ｆｉｒｓｔ Ｉｎ ＦｉｒｓｔＯｕｔ）メモリと
、前記同期系基幹回線の伝送速度にあわせて前記ＦＩＦ
Ｏメモリより信号を読み出すタイミング制御を行う同期
タイミング発生手段と、前記ＦＩＦＯメモリより出力さ
れるメモリ内のデータが空である情報を受信して、前記
同期系基幹回線へ送出される信号が有効か無効かの判断
信号を出力する信号判定ビット発生手段と、前記ＦＩＦ
Ｏメモリより出力される信号と前記信号判定ビット発生
手段より出力される信号とを多重化する多重手段とを備
えている。
【０００６】
【実施例】次に本発明について図面を参照して説明する
。図１は本発明の一実施例の構成図、図２は本実施例の
サンプリング回路の動作を説明するタイムチャート、図
３は本実施例の同期系基幹回線へ送出されるデータのフ
レームフォーマットである。
。図１は本発明の一実施例の構成図、図２は本実施例の
サンプリング回路の動作を説明するタイムチャート、図
３は本実施例の同期系基幹回線へ送出されるデータのフ
レームフォーマットである。
【０００７】図１の実施例は非同期通信端末１１、非同
期通信端末１１からの信号の電気的なレベルを調整する
インタフェース回路３、非同期通信端末１１よりの信号
を伝送速度のスピードの数倍の速度でサンプリングして
信号を復元し、冗長ビットを取り除くサンプリング回路
１２Ａ、ＦＩＦＯメモリ１５に非同期側のデータを書き
込む際の非同期タイミング発生回路１３、非同期の期間
において時間調整をするＦＩＦＯメモリ１５、ＦＩＦＯ
メモリ１５からのデータの有り・無し情報を受信して信
号が有効か無効かを判断する信号判定ビット発生回路１
、同期側のタイミングからＦＩＦＯメモリ１５から出力
タイミングをつくりだす同期タイミング発生回路１４、
ＦＩＦＯメモリ１５より読み出される主信号に信号判定
ビット発生回路１８の結果を多重化する多重回路２から
構成される。
期通信端末１１からの信号の電気的なレベルを調整する
インタフェース回路３、非同期通信端末１１よりの信号
を伝送速度のスピードの数倍の速度でサンプリングして
信号を復元し、冗長ビットを取り除くサンプリング回路
１２Ａ、ＦＩＦＯメモリ１５に非同期側のデータを書き
込む際の非同期タイミング発生回路１３、非同期の期間
において時間調整をするＦＩＦＯメモリ１５、ＦＩＦＯ
メモリ１５からのデータの有り・無し情報を受信して信
号が有効か無効かを判断する信号判定ビット発生回路１
、同期側のタイミングからＦＩＦＯメモリ１５から出力
タイミングをつくりだす同期タイミング発生回路１４、
ＦＩＦＯメモリ１５より読み出される主信号に信号判定
ビット発生回路１８の結果を多重化する多重回路２から
構成される。
【０００８】次に本実施例の動作を説明する。非同期通
信端末１１よりインタフェース回路３に信号が入力する
と、次段のサンプリング回路１２Ａに適した電気レベル
に変換される。通常の、ＴＴＬ，ＣＭＯＳ ＩＣから
構成される回路では、０〜５Ｖ程度の電圧レベルとなっ
ている。その変換された信号がサンプリング回路１２Ａ
に入力されると、従来通りデータの伝送速度の数倍の早
さでサンプリングされ図２に示すような信号フォーマッ
トが復元される。すなわち冗長ビットであるスタートビ
ットやストップビットが取り除かれ、有効データ（８ビ
ット）が１単位としてＦＩＦＯメモリ１５に送られる。 ＦＩＦＯメモリ１５では、この単位ごとに非同期タイミ
ング発生回路１３により制御され、書き込み操作がおこ
なわれる。
信端末１１よりインタフェース回路３に信号が入力する
と、次段のサンプリング回路１２Ａに適した電気レベル
に変換される。通常の、ＴＴＬ，ＣＭＯＳ ＩＣから
構成される回路では、０〜５Ｖ程度の電圧レベルとなっ
ている。その変換された信号がサンプリング回路１２Ａ
に入力されると、従来通りデータの伝送速度の数倍の早
さでサンプリングされ図２に示すような信号フォーマッ
トが復元される。すなわち冗長ビットであるスタートビ
ットやストップビットが取り除かれ、有効データ（８ビ
ット）が１単位としてＦＩＦＯメモリ１５に送られる。 ＦＩＦＯメモリ１５では、この単位ごとに非同期タイミ
ング発生回路１３により制御され、書き込み操作がおこ
なわれる。
【０００９】つぎに、ＦＩＦＯメモリ１５の読みだしに
関しては、基幹回線１６のタイミングに沿ったタイミン
グを有する同期タイミング発生回路１４の制御を受ける
。このタイミングにより均一に読み出される構成となっ
ており、また、非同期側で書き込まれた単位ごとに読み
出しが行われる。ここで、非同期側と同期側では、一般
に同期側の方が伝送速度が早いので、ＦＩＦＯメモリ１
５の出力するデータが足りなくなる。このような時点で
データ不足信号を信号判定ビット発生回路１に送出する
。信号判定ビット発生回路１では、図３に示すようにＦ
ＩＦＯメモリ１５から読み出された単位毎のデータに有
効・無効ビットをつけ加えるために、信号判定情報を多
重回路２に出力する。多重回路２においては、ＦＩＦＯ
メモリ１５及び多重回路２よりの信号を多重化して同期
系基幹回線１６へ出力する。
関しては、基幹回線１６のタイミングに沿ったタイミン
グを有する同期タイミング発生回路１４の制御を受ける
。このタイミングにより均一に読み出される構成となっ
ており、また、非同期側で書き込まれた単位ごとに読み
出しが行われる。ここで、非同期側と同期側では、一般
に同期側の方が伝送速度が早いので、ＦＩＦＯメモリ１
５の出力するデータが足りなくなる。このような時点で
データ不足信号を信号判定ビット発生回路１に送出する
。信号判定ビット発生回路１では、図３に示すようにＦ
ＩＦＯメモリ１５から読み出された単位毎のデータに有
効・無効ビットをつけ加えるために、信号判定情報を多
重回路２に出力する。多重回路２においては、ＦＩＦＯ
メモリ１５及び多重回路２よりの信号を多重化して同期
系基幹回線１６へ出力する。
【００１０】回線上には一定周期にデータエリアがパケ
ット状に存在するが、非同期端末とのインタフェースに
おいてはデータエリア中の有効データ数が不定であるた
め、多重回路２でつけ加えられた単位毎の有効・無効ビ
ットを調べるだけで有効データの位置を知ることが出来
る。なお、基幹回線１６の伝送路により中継され、前述
と逆に非同期端末１１に送出する場合には、一定単位の
データの後ろに付いている有効・無効ビットを読みとり
、有効データのみＦＩＦＯメモリに書き込み、非同期側
のタイミングで非同期端末に送られる。
ット状に存在するが、非同期端末とのインタフェースに
おいてはデータエリア中の有効データ数が不定であるた
め、多重回路２でつけ加えられた単位毎の有効・無効ビ
ットを調べるだけで有効データの位置を知ることが出来
る。なお、基幹回線１６の伝送路により中継され、前述
と逆に非同期端末１１に送出する場合には、一定単位の
データの後ろに付いている有効・無効ビットを読みとり
、有効データのみＦＩＦＯメモリに書き込み、非同期側
のタイミングで非同期端末に送られる。
【００１１】以上述べたように、非同期通信端末と同期
系基幹回線とのインタフェースにおけるフレーム変換を
容易に実現できる。
系基幹回線とのインタフェースにおけるフレーム変換を
容易に実現できる。
【００１２】
【発明の効果】以上説明したように本発明のフレーム変
換回路は、伝送路上に有効なデータのみを送るために不
要なスタートおよびストップビットを除去するサンプリ
ング回路と、一定単位毎のデータに有効・無効ビットを
付加する回路とを設けることにより、パケット通信など
で伝送効率を上げるのに有効である。さらに、従来つま
っていたスタート・ストップビットのデータエリアに空
きが出来るので、その空きに別のデータを多重化する際
にも同期系のタイミングの考慮のみで容易に実現できる
。
換回路は、伝送路上に有効なデータのみを送るために不
要なスタートおよびストップビットを除去するサンプリ
ング回路と、一定単位毎のデータに有効・無効ビットを
付加する回路とを設けることにより、パケット通信など
で伝送効率を上げるのに有効である。さらに、従来つま
っていたスタート・ストップビットのデータエリアに空
きが出来るので、その空きに別のデータを多重化する際
にも同期系のタイミングの考慮のみで容易に実現できる
。
【図１】本発明の一実施例の構成図である。
【図２】本実施例を説明するデータフォーマットである
。
。
【図３】本実施例を説明するデータフォーマットである
。
。
【図４】従来のフレーム変換回路の構成図である。
【図５】従来例を説明するデータフォーマットである。
１ 信号判定ビット発生回路
２ 多重回路
３ インタフェース回路
１１ 非同期通信端末
１２Ａ，１２ サンプリング回路１３ 非
同期タイミング発生回路１４ 同期タイミング発
生回路 １５ ＦＩＦＯメモリ １６ 基幹回線
同期タイミング発生回路１４ 同期タイミング発
生回路 １５ ＦＩＦＯメモリ １６ 基幹回線
Claims (2)
- 【請求項１】 データ伝送における非同期通信端末と
同期系基幹回線との接続におけるインタフェースとなる
フレーム変換回路において、前記非同期通信端末と電気
的インタフェースを処理する手段と、前記非同期通信端
末から入力される非同期信号を高速度のタイミング信号
でサンプリングし、かつ冗長信号を除去するサンプリン
グ手段と、この冗長信号を除去されたサンプリング非同
期信号を書き込むタイミング制御を行う非同期タイミン
グ発生手段と、前記サンプリング非同期信号を一時記憶
するＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ
Ｏｕｔ）メモリと、前記同期系基幹回線の伝送速度にあ
わせて前記ＦＩＦＯメモリより信号を読み出すタイミン
グ制御を行う同期タイミング発生手段と、前記ＦＩＦＯ
メモリより出力されるメモリ内のデータが空である情報
を受信して、前記同期系基幹回線へ送出される信号が有
効か無効かの判断信号を出力する信号判定ビット発生手
段と、前記ＦＩＦＯメモリより出力される信号と前記信
号判定ビット発生手段より出力される信号とを多重化す
る多重手段とを備えていることを特徴とするフレーム変
換回路。 - 【請求項２】 前記サンプリング手段で除去される冗
長信号が各フレームに含まれるスタートビットとストッ
プビットとであることを特徴とする請求項１記載のフレ
ーム変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3130140A JPH04355542A (ja) | 1991-06-03 | 1991-06-03 | フレーム変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3130140A JPH04355542A (ja) | 1991-06-03 | 1991-06-03 | フレーム変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04355542A true JPH04355542A (ja) | 1992-12-09 |
Family
ID=15026923
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3130140A Pending JPH04355542A (ja) | 1991-06-03 | 1991-06-03 | フレーム変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04355542A (ja) |
-
1991
- 1991-06-03 JP JP3130140A patent/JPH04355542A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000516 |