JPH04354206A - 信号波形生成装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＰＷＭ信号波形等の信
号波形生成装置に関するものである。

【０００２】

【従来の技術】従来、この種の装置では、カウンタやコ
ンパレータなどよりなる専用のハードウエアで構成して
いた。

【０００３】

【発明が解決しようとする課題】前述の従来構成だと仕
様の異なる信号波形生成装置に対し、それに応じたハー
ドウエアを専用に構成しなくてはならず、設計に大きな
工数が必要となるという問題がある。

【０００４】また、一度回路を決定すると、信号波形も
おのずから決まり容易に変更できなくなるという問題が
ある。

【０００５】また、従来構成だとＣＰＵを用いる設計に
おける標準化において問題であり、最近はＣＰＵと一チ
ップにすることが前提の設計が増えているため、信号波
形生成のハードウエアをいかに小さくし、ＣＰＵをいか
にそこに応用してソフトによる設計を拡大してゆくかが
大きな課題である。

【０００６】本発明は、以上のような問題に鑑みてなさ
れたもので、容易に任意の信号波形を生成できる信号波
形生成装置を提供することを目的とするものである。

【０００７】

【課題を解決するための手段】本発明では、前記目的を
達成するため、信号波形生成装置を次の（１）〜（６）
のとおりに構成する。

【０００８】（１）所定のクロックパルスをカウントす
るカウンタと、該カウンタと同じビット長のレジスタと
、前記カウンタと前記レジスタの対応する各ビットの値
を比較し、各ビットの値が全て一致したとき一致出力を
出すコンパレータと、該コンパレータの一致出力の都度
、当該装置の出力信号の状態を反転させる出力反転手段
と、同じく前記コンパレータの一致出力の都度、前記レ
ジスタに所要のデータを設定する設定手段とを備えた信
号波形生成装置。

【０００９】（２）所要データは、外部回路の情報に応
じて変更されるものである前記（１）記載の信号波形生
成装置。

【００１０】（３）所要のデータは、出力反転手段の反
転回数に応じて変更されるものである前記（１）記載の
信号波形生成装置。

【００１１】（４）所定のクロックパルスをカウントす
るカウンタと、該カウンタと同じビット長のレジスタと
、当該装置の複数出力信号に対応する複数信号の所要デ
ータを前記クロックパルスの１周期中に時分割で前記レ
ジスタに順次設定する設定手段と、前記カウンタと前記
レジスタの対応する各ビットの値を比較し、各ビットの
値が全て一致したとき一致出力を出すコンパレータと、
当該装置の複数出力信号のうち、前記コンパレータが一
致出力を出したときの前記レジスタの所要データにかか
る信号に対応する出力信号の状態を反転する出力反転手
段とを備えた信号波形生成装置。

【００１２】（５）所要データは、対応する外部装置の
情報に応じて変更されるものである前記（４）記載の信
号波形生成装置。

【００１３】（６）所要データは、対応する出力信号の
反転回数に応じて変更されるものである前記（４）記載
の信号波形生成装置。

【００１４】

【作用】前記（１）〜（３）の構成により、コンパレー
タに一致出力が得られる都度、出力信号の状態が反転し
、レジスタに所要データが設定される。

【００１５】前記（４）〜（６）の構成により、複数信
号の所要データが時分割でレジスタに順次設定され、コ
ンパレータに一致出力が得られる都度、その一致出力に
かかる信号に対応する出力信号の状態が反転する。

【００１６】

【実施例】以下、本発明を実施例により詳しく説明する
。 （実施例１）図１は実施例１である“ＰＷＭ信号波形生
成装置”のブロック図である。図において、１は自走の
ｎビット（一般的にはニブルの整数倍）で構成されたバ
イナリカウンタであり、２はそれと同一ビット長（レジ
スタ長）で構成されたレジスタ（またはアキュミュレー
タ）で、５は、１，２の各対応するＬＳＢからＭＳＢを
各ビットごとに比較し、全ビットの値が一致したとき出
力が“１”となるディジタルコンパレータである。その
一致出力“１”は信号線１０に出力され、Ｔフリップフ
ロップ（以下ＴＦＦという）６のＴ入力端子に供給され
、また、同時にＣＰＵ４の割り込み入力端子に供給され
ている。３はＲＯＭでＣＰＵ４がデータ及び実行プログ
ラムをアクセス可能な構造となっている。ＣＰＵ４は、
レジスタ２の出力信号を信号線９で入力できる構造とな
っており、その演算出力端子が信号線１２を通してレジ
スタ２の信号入力端子に接続している。また、システム
クロックが信号線７を通じてカウンタ１とＣＰＵ４のク
ロック信号入力端子に接続され、またディジタルコンパ
レータ５にも同期をとるため供給されている。また、カ
ウンタ１の制御信号入力端子ＲにＣＰＵ４の制御信号出
力端子が信号線１３を通じて接続している。

【００１７】次に、図２を参照しながら動作について説
明する。ＣＰＵ４がシステム動作可能状態になると（Ｓ
２１参照）、ＲＯＭ１・３からＰＷＭの制御情報、例え
ば、生成する信号波形のＬレベルの期間のデータをとり
出し（Ｓ２２）、レジスタ２にセットする（Ｓ２３）。 そして、ＣＰＵ４は信号線１３を通じてカウンタ１にカ
ウント開始信号を送出する（Ｓ２４）。カウンタ１は、
今例えばバイナリアップカウンタとすれば、信号線７を
通じて入力されるシステムクロックに同期しカウントア
ップし、その値がレジスタ２の情報と一致するとディジ
タルコンパレータ５はその一致を検出し（Ｓ２５，Ｓ２
６）、信号線１０上に“１”の信号を出力する。今の場
合、ＣＰＵ４はあらかじめ信号線１４を通じクリア信号
をＴＦＦ６におくり、リセットしておく、その結果、Ｔ
ＦＦ６の出力信号が反転し（Ｓ２７）、当該装置の出力
端子１１の信号状態が“Ｌ”から“Ｈ”へ変化する。同
時にその信号が割り込み信号となってＣＰＵ４の割り込
み信号入力端子に加えられる。ＣＰＵ４はその割り込み
信号を検出し（Ｓ２８）、ＲＯＭ１・３から、信号波形
の新たに生成する“Ｈ”レベルの期間のデータをとり出
し（Ｓ２９）、それと信号線９で読み込んだレジスタ２
上の“Ｌ”レベルの期間のデータとの和をとり、その結
果をレジスタ２に再設定する（Ｓ３０）。その際、和の
キャリデータは切り捨てる。そして、同様の動作を繰り
返し、一致出力があれば、ＴＦＦ６の出力信号の状態を
反転させ、今度はつぎの“Ｌ”レベル期間のデータを読
み出し、レジスタ２のデータとの和をとり、その結果を
レジスタ２に設定する（Ｓ３１〜Ｓ３６）。以上の動作
を繰り返し、出力端子１１に希望する信号波形を得るこ
とができる。

【００１８】なお、カウンタ１のビット長は、生成しよ
うとする信号の１周期より長い周期のパルスを生成でき
る長さのものとする。

【００１９】以上の説明から明らかなように、本実施例
によれば、ＲＯＭ３のデータの変更によって、カウンタ
１のビット長（カウンタ長）できまる１周期のパルスよ
り短い、基本クロック及びＣＰＵ４の演算速度プログラ
ムステップによりきまる最小周期、最小または最大デュ
ーティの制限内で任意のディジタル信号波形の生成が可
能となり、そのため、またハード設計が楽になる。

【００２０】（実施例２）図３は実施例２のブロック図
である。その基本回路及び動作は、実施例１と同じなの
でここでの説明を省略し、異なっている部分について説
明する。

【００２１】本実施例では、ＴＦＦ６の出力端即ち出力
端子１１が信号線１５を通じてＣＰＵ４の制御信号入力
端子、またはＲＯＭ２・１６のアクセス信号入力端子に
接続されている。また、ＲＯＭ２・１６はＣＰＵ４より
、信号線１５上にアクセス信号がきたときＣＰＵ４にＲ
ＯＭ情報としてアクセス可能なＲＯＭとして新たに追加
されている。

【００２２】次に動作について説明する。本実施例は、
信号線１５が“Ｈ”のときはハード的にＣＰＵ４はＲＯ
Ｍ１・３のデータのみアクセス可能であり、“Ｌ”のと
きはＲＯＭ２・１６のデータのみアクセス可能であるよ
う動作する。そのため、ＣＰＵ４の割り込みを検出する
と、ＣＰＵ４の過去の制御情報をＣＰＵ４が記憶してい
なくても確実に出力端子１１が“Ｈ”のときはＲＯＭ１
・３の“Ｌ”レベル情報をアクセスし、また出力端子１
１が“Ｌ”のときはＲＯＭ２・１６の“Ｈ”レベル情報
をアクセスする。

【００２３】この動作をフローチャートにすると図４の
とおりとなる。出力端子１１の“Ｈ”，“Ｌ”に応じて
（Ｓ４９）、ＲＯＭ１・３，ＲＯＭ２・１６の切り換え
を行い（Ｓ５０）、ＲＯＭデータを読み出して（Ｓ５１
）いる点が実施例１と異なる。

【００２４】なお、イニシャライズのみ、ハード的にＣ
ＰＵ４は出力端子１１が“Ｌ”であってもＲＯＭ１・３
の“Ｌ”レベル情報がアクセス可能な構造になっている
ものとする。また、ＣＰＵ４は、出力端子１１のレベル
の変化の回数を内部でカウントし、そのカウント条件に
よってＲＯＭデータを切り換えることも可能となってい
る。

【００２５】以上の説明から明らかなように、本実施例
によれば、プログラム作成が容易となり、ＴＦＦ６の誤
動作等の悪影響を最小限にくいとめることができる。

【００２６】（実施例３）図５は、実施例３のブロック
図である。本実施例は、実施例２の構成に更にコンパレ
ータ１７が付加されている。コンパレータ１７は、その
出力端子が信号線１８を通しＣＰＵ４の制御信号入力端
子に接続されている。また、コンパレータ１７の（＋）
信号入力端子には、一端がグランドに接地された基準電
源（Ｖｒｅｆ）２０の出力端子に接続され、（−）信号
入力端子は、信号源（Ｖｉｎ）１９の信号出力端子に接
続されている。

【００２７】次に図６を参照しながら動作について説明
する。動作は、ＴＦＦ６の出力データαの読み込み（Ｓ
６９）までは実施例２と同じなので省略し、それ以後の
動作について説明する。ＣＵＰ４はデータαを読み込ん
だ後、信号源１９の電圧Ｖｉｎと基準電源２０の電圧Ｖ
ｒｅｆとの比較結果のβを信号線１８を通じて読み込む
（Ｓ７１）。出力端子１１に出力される信号をスイッチ
ング電源制御等のＰＷＭ信号として用いる場合には、信
号源１９をその被制御対象の電源と考え、出力端子１１
に出力される信号波形の“Ｈ”レベルの時間が長くなる
と信号源１９の電圧Ｖｉｎが増加する系とすると、信号
源１９の電圧Ｖｉｎが基準電圧Ｖｒｅｆより大になると
、出力端子１１に出力される波形の“Ｈ”レベルの時間
が短くなり、信号源１９の電圧Ｖｉｎを減少させる方向
の信号波形が出力端子１１に出力されることによって負
帰還による制御をかけることができ、当該装置はそのよ
うに動作するよう構成されている。

【００２８】すなわち、信号源１９の電圧Ｖｉｎが比較
基準電圧Ｖｒｅｆより大のときは信号線１８上には“Ｌ
”の信号が、その逆の場合には“Ｈ”の信号が出力され
る。ＣＰＵ４は信号線１８上の信号βを出力端子１１の
データαの読み込み後読み込み、αが“Ｌ”のときで（
Ｓ７０，ＹＥＳ）、βが“Ｌ”のときには（Ｓ７４，Ｙ
ＥＳ）、αが“Ｌ”でセレクトしたＲＯＭ２・１６中の
オン幅データをＣＰＵ４がＲＯＭ２・１６から読み込み
（Ｓ７２）、そのデータとレジスタ２のデータを加えた
ものから１を引いたものをレジスタ２にセットする。同
様に、αが“Ｌ”のときで（Ｓ７０，ＹＥＳ）、βが“
Ｈ”のときには（Ｓ７４，ＮＯ）、αが“Ｌ”でセレク
トしたＲＯＭ２・１６中のオン幅データをＣＰＵ４がＲ
ＯＭ２・１６から読み込み（Ｓ７５）、そのデータとレ
ジスタ２のデータを加えたものに１を加えたものをレジ
スタ２にセットし（Ｓ７６）、再びカウンタのカウンタ
値とレジスタ２のレジスタ値の一致判定ルーチンへはい
る。αが“Ｈ”のときには、αが“Ｈ”でセレクトした
ＲＯＭ１・３のＲＯＭデータをＣＰＵ４は読み込み、そ
のデータとレジスタ２のデータを加えたものをレジスタ
２に再設定し、再びカウンタ１のカウンタ値とレジスタ
２のレジスタ値の判定ルーチンへ戻るよう動作する。

【００２９】以上の説明から明らかなように本実施例に
よれば、つぎの（１），（２）の効果が得られる。

【００３０】（１）容易にオフ幅一定のＰＷＭ制御回路
をくむことが可能となる。

【００３１】（２）制御にソフト的判定を用いているた
め、制御に問題が生じたときは容易に制御方法を変更し
対処が可能となる。

【００３２】なお、ループの安定性やリップル含有率を
減少させるため、αが“Ｌ”のとき、ＲＯＭ２・１６の
データとレジスタ２のデータとの和からの増減量を１以
外の値に変更することもできる。

【００３３】（実施例４）図７は実施例４のブロック図
である。本実施例は実施例３にカウンタ２１が加わった
ものである。基本は実施例３であるので、共通な部分の
説明は省略し、異なる部分について説明する。カウンタ
２１は、出力端子１１の出力信号が信号線１５を通じて
そのクロック入力端子に入力されるよう構成されている
。また、そのカウント状況をＣＰＵ４は信号線２３を通
じて読み取ることができるよう構成されている。同時に
、ＣＰＵ４は、カウンタ２１を信号線２２を通じて任意
の初期状態に設定可能である。

【００３４】次に動作について説明する。ＣＰＵ４は、
イシャル時、信号線２２を通じ必要な制御情報、例えば
カウンタをアップカウンタまたはダウンカウンタにする
ことを書き込む。カウンタ２１は、出力端子１１に出力
されるデータが立ち下がるごとにカウントアップまたは
カウントダウンするよう動作する。ＣＰＵ４は、その制
御情報をもとにＲＯＭデータとレジスタ２のデータの和
にさらに加減する値の量を自由に設定可能となっている
。本実施例の動作フローチャートは図８のとおりである
。本実施例により、ソフトスタート等の信号波形を生成
できる。

【００３５】（実施例５）図９は実施例５のブロック図
である。本実施例は実施例１を改変し、２個の出力信号
波形を生成するものである。本実施例は、実施例１に較
べて、ＲＡＭ１００，セレクタ１０１，ＴＦＦ１０２，
１０３の点で異なっているので説明する。

【００３６】ディジタルコンパレータ５の出力線１０は
ＣＰＵ４の入力端子のみならずセレクタ１０１の信号入
力端子に接続している。セレクタ１０１の信号セレクト
端子は信号線１０４を通してＣＰＵ４のセレクト信号出
力端子に接続している。また、セレクタ１０１の出力端
子の一方はＴＦＦ１０２のＴ入力端子に、他方はＴＦＦ
１０３のＴ入力端子に接続している。ＴＦＦ１０２，１
０３の出力は、それぞれ当該装置の出力端子１０５，１
０６に供給されている。また、ＴＦＦ１０２，１０３の
リセット端子は信号線１４を介してＣＰＵ４に接続され
ている。ＲＡＭ１００は、ＣＰＵ４とバスで接続されて
おり、ＣＰＵ４が任意のタイミングで読み書き可能な構
造とする。他の回路は実施例１と同様なので説明を省略
する。

【００３７】次に動作について説明する。動作の様子を
示すタイムチャートを図１０に示す。システムリセット
後、ＣＰＵ４は、第１番目の信号波形のＬレベルの期間
のデータ１を取り出しレジスタ２へ時刻ｔ１　のタイミ
ングでセットする。今、カウンタ１のクロツクの１周期
をＴとすれば、ｔ１　＋Ｔ／４のタイミングＴ１　でカ
ウンタ１の値とレジスタデータ２の値の一致比較をディ
ジタルコンパレータ５が行い、そのタイミングで切り換
わるセレクタ１０１信号に同期して信号線１０上の一致
比較結果をＴＦＦ１　・１０２にセットする。ｔ１　＋
２／４Ｔのタイミングｔ２でＣＰＵ４はレジスタ２のデ
ータ１を信号線９を通しＲＡＭ１００にストアし、第２
番目の信号波形のＬレベルの期間のデータ２をＲＯＭ１
・３より取り出しレジスタ２へセットする。ｔ１　＋３
／４ＴのタイミングＴ２　でＣＰＵ４はセレクタ１０１
を切り換え、信号線１０をＴＦＦ２　・１０３の入力端
子に接続し、それに同期して信号線１０上の一致比較結
果をＴＦＦ２　・１０３に供給する。

【００３８】ｔ１　＋Ｔのタイミングｔ３　で、カウン
タ１はカウンタ値が１カウントアップし、またＣＰＵ４
はレジスタ２上のデータ２をＲＡＭ１００中にストアし
、同時にｔ２　のタイミングでＲＡＭ１００中にストア
していたデータ１をレジスタレ２にセットし、ｔ１　〜
ｔ３　と同様に、次の１サイクルの比較判定が開始する
（ｔ１　におけるＲＯＭ読み出しがｔ３　におけるＲＡ
Ｍ読み出しに置き換わる）。そして、信号線１０上の判
定信号が反転するまで前述の動作が継続する。信号線１
０上の比較結果が判定する都度、そのタイミングでセレ
クトされているＴＦＦ１０２／１０３の出力信号が反転
し、そのｔｎ　のタイミングでＣＰＵ４はレジスタ２の
データを読み出し、ＲＯＭ１・３中にある次のＴＦＦの
出力反転のタイミングを決めるデータｎをアクセスし、
ＲＡＭ１００にストアし、前述動作を継続する。

【００３９】ｎ個の出力波形を生成する本実施例の変形
の場合には、ｎ個のＴＦＦを用いｎ個のチャンネル切り
換え能力をもつセレクタ１０１を用い、１周期を２ｎ分
割し前述と同様の手続きをｎ個のデータについて実行す
れば良い。

【００４０】その場合の動作フローチャートを図１１に
示す。システムが動作可能な状態になるとｉを１にセッ
トし（Ｓ１１１）、１番目からｎ番目までのｎ個の信号
のイニシャルデータを全てＲＯＭ３からＲＡＭ１００に
移す（Ｓ１１２，Ｓ１１３）。ｉ＝１で１番目の信号の
データをＲＡＭ１００からレジスタ２に設定し（Ｓ１１
４）、カウンタ１とレジスタ２の対応する全ビットを比
較し（Ｓ１１５）、つぎにレジスタ２のデータと、全ビ
ットの一致があればその一致データとをＲＡＭ１００に
セーブする（Ｓ１１６）。ｉを１だけ増し（Ｓ１２２）
、２番目の信号について前述の１番目の信号と同様の比
較動作を行う（Ｓ１１４〜Ｓ１１６）。以上の比較動作
を時分割でｎ番目の信号まで全ての信号について行う。

【００４１】ｎ番目の信号についての動作を終わると（
Ｓ１１７，ＹＥＳ）、各信号について一致データがある
かどうか判断し、一致データがなければ、その信号に対
応するＴＦＦの出力を反転させず（Ｓ１１８，ＮＯ）、
一致データがあるときは（Ｓ１１８，ＹＥＳ）、その信
号に対応するＴＦＦの出力を反転させ（Ｓ１１９）、そ
の信号のつぎのデータとＲＡＭデータとの和をＲＡＭ１
００書き込む（Ｓ１２０）。ｉを１にリセットし（Ｓ１
２１）、再び時分割で１番目からｎ番目の信号のデータ
をＲＡＭ１００からレジスタ２に設定して、比較動作が
行われ（Ｓ１１４〜Ｓ１１７）、一致データのあった信
号については、対応する出力信号の状態が反転され、そ
の信号のつぎのデータとＲＡＭデータとの和がＲＡＭ１
００に書き込まれる（Ｓ１１８〜Ｓ１２０）。 このような動作の繰り返しによりｎ個の出力信号波形が
生成される。

【００４２】（実施例６）実施例６のブロック図を図１
２に示す。基本回路及び動作は、実施例５と同じなので
省略し、異なっている部分について説明する。

【００４３】図１２においては、図９に対して出力端子
１０５，１０６が信号線１０７，１０８を通じてＣＰＵ
４の制御信号入力端子、またはＲＯＭ２・１６のアクセ
ス信号入力端子に接続されている。またＲＯＭ２・１６
はＣＰＵ４より信号線１０７，１０８上にアクセス信号
がきたときＣＰＵ４にそれぞれのアクセス信号に応じた
ＲＯＭ情報を取り出せるようアクセス可能なＲＯＭとし
て新たに追加されている。

【００４４】つぎに動作について説明する。本実施例は
、信号線１０７，１０８が“Ｈ”のときはハード的にＣ
ＰＵ４はＲＯＭ１・３のデータのみアクセス可能であり
、“Ｌ”のときはＲＯＭ２・１６のデータのみアクセス
可能であるよう動作する。そのため、ＣＰＵ４がコンパ
レータ９の一致データを検出すると、ＣＰＵ４の過去の
制御情報をＣＰＵ４が記憶してなくても確実に出力端子
１０５，１０６が“Ｈ”のときはＲＯＭ１・３のそれぞ
れの信号専用の“Ｌ”レベル情報をアクセスし、また出
力信号１０５，１０６が“Ｌ”のときはＲＯＭ２・１６
のそれぞれの信号専用の“Ｈ”レベルに情報をアクセス
する。なお、イニシャライズのみ、ハード的にＣＰＵ４
は出力端子が“Ｌ”であってもＲＯＭ１・３の“Ｌ”レ
ベル情報がアクセス可能な構造になっているものとする
。また、ＣＰＵ４は、出力端子のレベルの変化の回数を
内部でカウントし、そのカウント条件によってＲＯＭデ
ータを切り換えることも可能となっている。

【００４５】ｎ個の信号波形を生成する本実施例の変形
の場合は、図１３のフローチャートに示すようになる。 図１３は、一致出力の際、出力端子の信号状態“Ｈ”／
“Ｌ”に応じＲＯＭを切り換えている点（Ｓ１４１）で
相違するほかは、図１１と同様である。

【００４６】本実施例によれば、プログラム作成が容易
となり、ＴＦＦの誤動作等の悪影響を最小限にくいとめ
ることができる。

【００４７】（実施例７）図１４に実施例７のブロック
図を示す。本実施例は実施例６に対してコンパレータ１
７、信号源１９−１，１９−２、基準電源２０が付加さ
れているように構成されているため、実施例６と異なっ
た動作について説明し、共通な部分は省略する。

【００４８】コンパレータ１７の出力端子が信号線１８
を通しＣＰＵ４の制御信号入力端子に接続されている。 また、その（＋）信号入力端子は、一端がグランドに接
地された基準電源（Ｖｒｅｆ）２０の出力端子に接続さ
れ、（−）信号入力端子は、信号源（Ｖｉｎ）１９−１
，１９−２の信号出力端子に接続されている。特にコン
パレータ１７はチョッパ型のコンパレータで、ＣＰＵ４
が信号源１９−１，１９−２の電圧、基準電源２０の電
圧を時分割に切り換え可能となっている。

【００４９】つぎに動作について説明する。動作は、出
力端子１０５，１０６の出力データαの読み込みまでは
実施例２と同じなので省略し、それ以後の動作について
説明する。ＣＰＵ４はデータαを読み込んだ後、信号源
（１９−１，１９−２）の電圧Ｖｉｎと基準電源２０の
電圧Ｖｒｅｆとの比較結果βを信号線１８を通じて読み
込む。今、出力端子１０５に出力される信号をスイッチ
ング電源制御等のＰＷＭ信号として用いる場合には、Ｃ
ＰＵ４は信号源１９−１をその被制御対象の電源に切り
換え、また基準電源２０の電圧Ｖｒｅｆをその制御用基
準電圧に切り換える。

【００５０】出力端子１０５に出力される信号波形の“
Ｈ”レベルの時間が長くなると、信号源１９−１の電圧
が増加する系とすると、信号源１９−１の電圧Ｖｉｎが
基準電源２０の基準電圧Ｖｒｅｆより大になると、出力
端子１０５に出力される信号波形の“Ｈ”レベルの時間
が短くなり、信号源１９−１の電圧Ｖｉｎを減少させる
方向の信号波形が出力端子１０５に出力されることによ
って負帰還による制御をかけることができ、当該装置は
そのように動作する。

【００５１】すなわち、信号源１９−１の電圧Ｖｉｎが
基準電源２０の基準電圧Ｖｒｅｆより大のときは、信号
線１８上には“Ｌ”の信号が、その逆の場合には“Ｈ”
の信号が出力される。ＣＰＵ４は、その信号線１８上の
信号βを出力端子１０５のデータαの読み込み後読み込
み、αが“Ｌ”のときで、βが“Ｌ”のときには、α＝
“Ｌ”でセレクトしたＲＯＭ２・１６中のオン幅データ
をＣＰＵ４がＲＯＭ２・１６から読み込み、そのデータ
とレジスタ２のデータを加えたものから１を引いたもの
をレジスタ２にセットする。同様に、αが“Ｌ”のとき
でβが“Ｈ”のときには、α＝“Ｌ”でセレクトしたＲ
ＯＭ２・１６中のオン幅データをＣＰＵ４がＲＯＭ２・
１６から読み込み、そのデータとレジスタ２のデータを
加えたものから１を加えたものをレジスタ２にセットし
、再びカウンタ１のカウンタ値とレジスタ２のレジスタ
値の一致判定ルーチンへはいる。αが“Ｈ”のときには
、α＝“Ｈ”でセレクトしたＲＯＭ１・３のＲＯＭデー
タをＣＰＵ４は読み込み、そのデータとレジスタ２のデ
ータを加えたものをレジスタ２に再設定し、再びカウン
タ１のカウンタ値とレジスタ値の判定ルーチンへ戻るよ
う動作する。そして、ＣＰＵ４は信号源１９を１９−２
に、また基準電源２０の電圧Ｖｒｅｆの設定値を信号源
１９−２に対応する値に変更することによって、出力端
子１０６に対する制御も同様に実行することができる。 また、３信号波形以上に対しても、同様の手法で拡張可
能であり、その動作を図１５のフローチャートに示す。

【００５２】以上の説明から明らかなように、本実施例
によれば、つぎの（１），（２）の効果が得られる。

【００５３】（１）容易に複数のＰＷＭ制御回路（例え
ばオフ幅一定のＰＷＭ等）をくむことが可能となる。

【００５４】（２）制御はソフト的判定を用いるため、
制御に問題が生じたときは容易に制御方法を変更し対処
が可能となる。

【００５５】なお、具体的には、ループの安定性，リッ
プル含有率を減少させるため、αが“Ｌ”のとき、ＲＯ
Ｍ２・１６のデータとレジスタデータ２との和からの増
減量を１以外の値に変更することもできる。

【００５６】（実施例８）図１６が実施例８のブロック
図である。本実施例は、実施例７に対して、カウンタ２
１が加わったものである。基本は実施例７であるので、
共通な部分の説明は省略し異なる部分について説明する
。なお、今の場合、カウンタ２１か出力端子１０５の信
号反転回数をカウントする場合について説明するが、Ｃ
ＰＵ４は容易に信号線２２を用いて、出力端子１０６の
信号反転回数をカウントできるように切り換えることも
可能な構成となっている。

【００５７】カウンタ２１は、出力端子１０５の信号を
信号線１０９を通じてそのクロック入力端子に入力され
るよう構成されている。また、そのカウント状況をＣＰ
Ｕ４は信号線２３を通じて読み取ることができるよう構
成されている。同時に信号線１０８もカウンタ２１の信
号入力端子に接続されており、ＣＰＵ４の命令で信号線
１０９の信号の代わりに接続可能となっている。同時に
ＣＰＵ４はカウンタ２１を信号線２２を通じて任意の初
期状態に設定可能である。

【００５８】つぎに動作について説明する。ＣＰＵ４は
、イニシャル時、信号線２２を通じ必要な制御情報、例
えばカウンタ２１をアップカウンタまたはダウンカウン
タにするか等を書き込む。カウンタ２１は出力端子１０
５に出力されるデータが立ち下がるごとにカウントアッ
プまたはカウントダウンするよう動作する。ＣＰＵ４は
その制御情報（例えば、何パルスを出力したか等の情報
）をもとに、ＲＯＭ３・１６のデータとレジスタ２のデ
ータの和にさらに加減する値の量を自由に設定可能とな
っている。本実施例もｎ個の信号波形を生成する変形に
拡張でき、その動作を図１７のフローチャートに示す。 本実施例により、ソフトスタート等の信号波形を容易に
複数個生成することができる。

【００５９】なお、以上の各実施例は、ＣＰＵを用いる
ものであるが、同様の操作を行うＤＳＰ（ｄｉｇｉｔａ
ｌ　ｓｉｇｎａｌ　ｐｒｏｃｅｓｓｅｒ）を用いれば、
より自由度の大きい信号波形を生成することができる。

【００６０】

【発明の効果】以上説明したように、本発明によれば、
ソフトの変更により１個または複数個の任意の信号波形
を生成でき、またＰＷＭ信号による制御ができ、さらに
ＰＷＭ信号によるソフトスタート等が容易に実現できる
。

【図面の簡単な説明】

【図１】　　実施例１のブロック図

【図２】　　実施例１の動作フローチャート

【図３】　
　実施例２のブロック図

【図４】　　実施例２の動作フローチャート

【図５】　
　実施例３のブロック図

【図６】　　実施例３の動作フローチャート

【図７】　
　実施例４のブロック図

【図８】　　実施例４の動作フローチャート

【図９】　
　実施例５のブロック図

【図１０】　　実施例５のタイムチャート

【図１１】　
　実施例５の変形の動作フローチャート

【図１２】　　
実施例６のブロック図

【図１３】　　実施例６の変形の動作フローチャート

【
図１４】　　実施例７のブロック図

【図１５】　　実施例７の変形の動作フローチャート

【
図１６】　　実施例８のブロック図

【図１７】　　実施例８の変形の動作フローチャート

【符号の説明】

１　　　　カウンタ ２　　　　レジスタ ３　　　　ＲＯＭ ４　　　　ＣＰＵ ５　　　　ディジタルコンパレータ ６　　　　ＴＦＦ

Claims (6)

【特許請求の範囲】
1. 【請求項１】　　所定のクロックパルスをカウントする
   カウンタと、該カウンタと同じビット長のレジスタと、
   前記カウンタと前記レジスタの対応する各ビットの値を
   比較し、各ビットの値が全て一致したとき一致出力を出
   すコンパレータと、該コンパレータの一致出力の都度、
   当該装置の出力信号の状態を反転させる出力反転手段と
   、同じく前記コンパレータの一致出力の都度、前記レジ
   スタに所要のデータを設定する設定手段とを備えたこと
   を特徴とする信号波形生成装置。
2. 【請求項２】　　所要データは、外部回路の情報に応じ
   て変更されるものであることを特徴とする請求項１記載
   の信号波形生成装置。
3. 【請求項３】　　所要のデータは、出力反転手段の反転
   回数に応じて変更されるものであることを特徴とする請
   求項１記載の信号波形生成装置。
4. 【請求項４】　　所定のクロックパルスをカウントする
   カウンタと、該カウンタと同じビット長のレジスタと、
   当該装置の複数出力信号に対応する複数信号の所要デー
   タを前記クロックパルスの１周期中に時分割で前記レジ
   スタに順次設定する設定手段と、前記カウンタと前記レ
   ジスタの対応する各ビットの値を比較し、各ビットの値
   が全て一致したとき一致出力を出すコンパレータと、当
   該装置の複数出力信号のうち、前記コンパレータが一致
   出力を出したときの前記レジスタの所要データにかかる
   信号に対応する出力信号の状態を反転する出力反転手段
   とを備えたことを特徴とする信号波形生成装置。
5. 【請求項５】　　所要データは、対応する外部装置の情
   報に応じて変更されるものであることを特徴とする請求
   項４記載の信号波形生成装置。
6. 【請求項６】　　所要データは、対応する出力信号の反
   転回数に応じて変更されるものであることを特徴とする
   請求項４記載の信号波形生成装置。