JPH04352367A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPH04352367A JPH04352367A JP3124308A JP12430891A JPH04352367A JP H04352367 A JPH04352367 A JP H04352367A JP 3124308 A JP3124308 A JP 3124308A JP 12430891 A JP12430891 A JP 12430891A JP H04352367 A JPH04352367 A JP H04352367A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置の
製造技術に関し、特に、スタック形の二層ゲート電極を
有する単一のＭＯＳＦＥＴでメモリセルを構成した不揮
発性メモリに適用して有効な技術に関する。
製造技術に関し、特に、スタック形の二層ゲート電極を
有する単一のＭＯＳＦＥＴでメモリセルを構成した不揮
発性メモリに適用して有効な技術に関する。
【０００２】
【従来の技術】スタック形の二層ゲート電極を有する単
一のＭＯＳＦＥＴでメモリセルを構成した不揮発性メモ
リの製造技術については、特開平２−２９５１７０号公
報などに記載がある。
一のＭＯＳＦＥＴでメモリセルを構成した不揮発性メモ
リの製造技術については、特開平２−２９５１７０号公
報などに記載がある。
【０００３】上記スタック形二層ゲート電極は、次のよ
うな方法で製造されている。すなわち、半導体基板上の
フィールド絶縁膜によって分離されたアクティブ領域の
表面にゲート絶縁膜を形成した後、基板の全面にフロー
ティングゲート用のポリシリコン膜を堆積する。次に、
このポリシリコン膜にリンなどの不純物を導入してその
抵抗値を下げた後、これをドライエッチングでパターニ
ングする。
うな方法で製造されている。すなわち、半導体基板上の
フィールド絶縁膜によって分離されたアクティブ領域の
表面にゲート絶縁膜を形成した後、基板の全面にフロー
ティングゲート用のポリシリコン膜を堆積する。次に、
このポリシリコン膜にリンなどの不純物を導入してその
抵抗値を下げた後、これをドライエッチングでパターニ
ングする。
【０００４】図１０は、エッチング後のポリシリコン膜
のパターンを示している。図中、２０は半導体基板、２
１はポリシリコン膜であり、フィールド絶縁膜およびゲ
ート絶縁膜の図示は省略してある。また、一点鎖線は、
後の工程でフローティングゲート上に形成されるコント
ロールゲート（ワード線）の位置を示している。すなわ
ち、ポリシリコン膜２１は、コントロールゲートと直交
する方向に沿って直線状にパターニングされる。
のパターンを示している。図中、２０は半導体基板、２
１はポリシリコン膜であり、フィールド絶縁膜およびゲ
ート絶縁膜の図示は省略してある。また、一点鎖線は、
後の工程でフローティングゲート上に形成されるコント
ロールゲート（ワード線）の位置を示している。すなわ
ち、ポリシリコン膜２１は、コントロールゲートと直交
する方向に沿って直線状にパターニングされる。
【０００５】次に、基板を熱酸化して上記ポリシリコン
膜の表面に熱酸化膜（第二ゲート絶縁膜）を形成し、こ
の熱酸化膜の上にコントロールゲート用の第二ポリシリ
コン膜を堆積した後、この第二ポリシリコン膜にリンな
どの不純物を導入してその抵抗値を下げる。
膜の表面に熱酸化膜（第二ゲート絶縁膜）を形成し、こ
の熱酸化膜の上にコントロールゲート用の第二ポリシリ
コン膜を堆積した後、この第二ポリシリコン膜にリンな
どの不純物を導入してその抵抗値を下げる。
【０００６】次に、上記第二ポリシリコン膜、その下層
の熱酸化膜（第二ゲート絶縁膜）およびさらにその下層
のフローティングゲート用ポリシリコン膜を重ね切りで
同時にエッチングすることにより、フローティングゲー
トおよびコントロールゲートからなるスタック形の二層
ゲート電極が完成する。
の熱酸化膜（第二ゲート絶縁膜）およびさらにその下層
のフローティングゲート用ポリシリコン膜を重ね切りで
同時にエッチングすることにより、フローティングゲー
トおよびコントロールゲートからなるスタック形の二層
ゲート電極が完成する。
【０００７】
【発明が解決しようとする課題】ところが、前記スタッ
ク形二層ゲート電極の製造方法は、コントロールゲート
用第二ポリシリコン膜、熱酸化膜（第二ゲート絶縁膜）
およびフローティングゲート用ポリシリコン膜を重ね切
りで同時にエッチングする際、フローティングゲート用
ポリシリコン膜の端部の垂直段差部にコントロールゲー
ト用第二ポリシリコン膜のエッチング残渣（エッチ残り
）が生じ、このエッチ残りを介して隣り合うコントロー
ルゲート（ワード線）同士が短絡するという問題点があ
った。
ク形二層ゲート電極の製造方法は、コントロールゲート
用第二ポリシリコン膜、熱酸化膜（第二ゲート絶縁膜）
およびフローティングゲート用ポリシリコン膜を重ね切
りで同時にエッチングする際、フローティングゲート用
ポリシリコン膜の端部の垂直段差部にコントロールゲー
ト用第二ポリシリコン膜のエッチング残渣（エッチ残り
）が生じ、このエッチ残りを介して隣り合うコントロー
ルゲート（ワード線）同士が短絡するという問題点があ
った。
【０００８】図１１は、この重ね切りによって得られた
二層ゲート電極のパターンを示している。図中、２２は
コントロールゲート（ワード線）、２３はその下層のフ
ローティングゲートであり、一点鎖線（Ｅ）はエッチ残
りを示している。このエッチ残り（Ｅ）は、前記図１０
に示すポリシリコン膜２１の端部に沿って発生している
。
二層ゲート電極のパターンを示している。図中、２２は
コントロールゲート（ワード線）、２３はその下層のフ
ローティングゲートであり、一点鎖線（Ｅ）はエッチ残
りを示している。このエッチ残り（Ｅ）は、前記図１０
に示すポリシリコン膜２１の端部に沿って発生している
。
【０００９】そこで本発明の目的は、上記エッチ残りに
起因するコントロールゲート（ワード線）同士の短絡不
良を防止することのできる技術を提供することにある。
起因するコントロールゲート（ワード線）同士の短絡不
良を防止することのできる技術を提供することにある。
【００１０】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１１】
【課題を解決するための手段】本発明による半導体集積
回路装置の製造方法は、半導体基板上に形成したフロー
ティングゲート用導電膜、前記フローティングゲート用
導電膜上に形成した絶縁膜、および前記絶縁膜上に形成
したコントロールゲート用導電膜を重ね切りで同時にエ
ッチングしてフローティングゲートおよびコントロール
ゲートからなるスタック形の二層ゲート電極を形成する
工程に先立って、あらかじめ前記フローティングゲート
用導電膜を格子状にパターニングしておくものである。
回路装置の製造方法は、半導体基板上に形成したフロー
ティングゲート用導電膜、前記フローティングゲート用
導電膜上に形成した絶縁膜、および前記絶縁膜上に形成
したコントロールゲート用導電膜を重ね切りで同時にエ
ッチングしてフローティングゲートおよびコントロール
ゲートからなるスタック形の二層ゲート電極を形成する
工程に先立って、あらかじめ前記フローティングゲート
用導電膜を格子状にパターニングしておくものである。
【００１２】
【作用】上記した手段によれば、フローティングゲート
用導電膜を格子状にパターニングすることにより、重ね
切りの際、一本のコントロールゲートの近傍で発生した
エッチ残りと、それに隣接するコントロールゲートの近
傍で発生したエッチ残りとが繋がることがないので、隣
り合ったコントロールゲート同士がこのエッチ残りを介
して短絡する不良を確実に防止することができる。
用導電膜を格子状にパターニングすることにより、重ね
切りの際、一本のコントロールゲートの近傍で発生した
エッチ残りと、それに隣接するコントロールゲートの近
傍で発生したエッチ残りとが繋がることがないので、隣
り合ったコントロールゲート同士がこのエッチ残りを介
して短絡する不良を確実に防止することができる。
【００１３】以下、実施例を用いて本発明を詳述する。
なお、実施例を説明するための全図において同一の機能
を有するものは同一の符号を付け、その繰り返しの説明
は省略する。
を有するものは同一の符号を付け、その繰り返しの説明
は省略する。
【００１４】
【実施例】本実施例の半導体集積回路装置は、スタック
形の二層ゲート電極を有する単一のＭＯＳＦＥＴでメモ
リセルを構成したＥＰＲＯＭ（Ｅｒａｓａｂｌｅ Ｐｒ
ｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏ
ｒｙ）である。
形の二層ゲート電極を有する単一のＭＯＳＦＥＴでメモ
リセルを構成したＥＰＲＯＭ（Ｅｒａｓａｂｌｅ Ｐｒ
ｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏ
ｒｙ）である。
【００１５】以下、このＥＰＲＯＭの製造方法を図１〜
図８を用いて説明する。なお、図３〜図８において、（
ａ） はコントロールゲート（ワード線）の延在する方
向に沿った半導体基板の断面図、（ｂ） はこれと直交
する方向に沿った半導体基板の断面図である。また、こ
こでは説明を簡単にするために、メモリセルを構成する
ｎチャネルＭＯＳＦＥＴの製造工程のみを説明し、周辺
回路を構成するＣ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ） Ｍ
ＯＳＦＥＴの製造工程の説明は省略する。
図８を用いて説明する。なお、図３〜図８において、（
ａ） はコントロールゲート（ワード線）の延在する方
向に沿った半導体基板の断面図、（ｂ） はこれと直交
する方向に沿った半導体基板の断面図である。また、こ
こでは説明を簡単にするために、メモリセルを構成する
ｎチャネルＭＯＳＦＥＴの製造工程のみを説明し、周辺
回路を構成するＣ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ） Ｍ
ＯＳＦＥＴの製造工程の説明は省略する。
【００１６】まず、図３に示すように、ｐ形のシリコン
単結晶からなる半導体基板１の主面にＢＦ２ イオンを
打ち込んでｐウエル２を形成した後、ＢＦ２ イオンの
打ち込みと選択酸化法（ＬＯＣＯＳ法）とにより、基板
１の所定の領域部にｐ形のチャネルストッパ領域３と酸
化珪素からなるフィールド絶縁膜４とを形成する。
単結晶からなる半導体基板１の主面にＢＦ２ イオンを
打ち込んでｐウエル２を形成した後、ＢＦ２ イオンの
打ち込みと選択酸化法（ＬＯＣＯＳ法）とにより、基板
１の所定の領域部にｐ形のチャネルストッパ領域３と酸
化珪素からなるフィールド絶縁膜４とを形成する。
【００１７】続いて、上記フィールド絶縁膜４によって
分離されたアクティブ領域にしきい値電圧（ＶＴＨ）
制御用のＢＦ２ イオンを打ち込んでｐ形のチャネルド
ープ層５を形成した後、基板１を熱酸化してアクティブ
領域の表面にゲート絶縁膜６を形成する。
分離されたアクティブ領域にしきい値電圧（ＶＴＨ）
制御用のＢＦ２ イオンを打ち込んでｐ形のチャネルド
ープ層５を形成した後、基板１を熱酸化してアクティブ
領域の表面にゲート絶縁膜６を形成する。
【００１８】次に、図４に示すように、ＣＶＤ法を用い
て基板１の全面にフローティングゲート用のポリシリコ
ン膜７を堆積した後、リン処理を行い、このポリシリコ
ン膜７を低抵抗化する。
て基板１の全面にフローティングゲート用のポリシリコ
ン膜７を堆積した後、リン処理を行い、このポリシリコ
ン膜７を低抵抗化する。
【００１９】続いて、図５に示すように、上記ポリシリ
コン膜７をドライエッチングによりパターニングする。 従来、このフローティングゲート用ポリシリコン膜７は
、コントロールゲートと直交する方向に沿って直線状に
パターニングされていた（図１０参照）が、本実施例で
は、図１に示すように、このポリシリコン膜７を格子状
にパターニングする。なお、図１では、フィールド絶縁
膜４やゲート絶縁膜６の図示は省略してある。また、図
中の一点鎖線は、後の工程でフローティングゲート上に
形成されるコントロールゲート（ワード線）の位置を示
している。
コン膜７をドライエッチングによりパターニングする。 従来、このフローティングゲート用ポリシリコン膜７は
、コントロールゲートと直交する方向に沿って直線状に
パターニングされていた（図１０参照）が、本実施例で
は、図１に示すように、このポリシリコン膜７を格子状
にパターニングする。なお、図１では、フィールド絶縁
膜４やゲート絶縁膜６の図示は省略してある。また、図
中の一点鎖線は、後の工程でフローティングゲート上に
形成されるコントロールゲート（ワード線）の位置を示
している。
【００２０】次に、基板１を熱酸化してポリシリコン膜
７の表面に酸化珪素からなる熱酸化膜（第二ゲート絶縁
膜）８を形成する。続いて、図６に示すように、ＣＶＤ
法を用いて上記熱酸化膜８の上にコントロールゲート用
の第二ポリシリコン膜９を堆積し、これにリンなどの不
純物を導入してその抵抗値を下げた後、ＣＶＤ法を用い
てこの第二ポリシリコン膜９の上にシリサイド（ＷＳｉ
２，ＭｏＳｉ２ など ）膜１０を堆積する。
７の表面に酸化珪素からなる熱酸化膜（第二ゲート絶縁
膜）８を形成する。続いて、図６に示すように、ＣＶＤ
法を用いて上記熱酸化膜８の上にコントロールゲート用
の第二ポリシリコン膜９を堆積し、これにリンなどの不
純物を導入してその抵抗値を下げた後、ＣＶＤ法を用い
てこの第二ポリシリコン膜９の上にシリサイド（ＷＳｉ
２，ＭｏＳｉ２ など ）膜１０を堆積する。
【００２１】次に、図７に示すように、フローティング
ゲート用ポリシリコン膜７、その表面に形成された熱酸
化膜８、この熱酸化膜８の上に堆積された第二ポリシリ
コン膜９およびシリサイド膜１０を重ね切りで同時にエ
ッチングしてフローティングゲート１１およびコントロ
ールゲート（ワード線）１２からなるスタック形の二層
ゲート電極を形成する。
ゲート用ポリシリコン膜７、その表面に形成された熱酸
化膜８、この熱酸化膜８の上に堆積された第二ポリシリ
コン膜９およびシリサイド膜１０を重ね切りで同時にエ
ッチングしてフローティングゲート１１およびコントロ
ールゲート（ワード線）１２からなるスタック形の二層
ゲート電極を形成する。
【００２２】図２は、上記重ね切りを行った直後の基板
１の平面図である。図中の破線（Ｅ）は、この重ね切り
の際にポリシリコン膜７の端部に沿って発生したコント
ロールゲート用第二ポリシリコン膜９のエッチ残りを示
している。
１の平面図である。図中の破線（Ｅ）は、この重ね切り
の際にポリシリコン膜７の端部に沿って発生したコント
ロールゲート用第二ポリシリコン膜９のエッチ残りを示
している。
【００２３】図２から明らかなように、ポリシリコン膜
７を格子状にパターニングすることにより、一本のコン
トロールゲート１２（ワード線）の近傍で発生したエッ
チ残り（Ｅ）と、それに隣接するコントロールゲート１
２（ワード線）の近傍で発生したエッチ残り（Ｅ）とが
繋がることはない。これにより、隣り合ったコントロー
ルゲート（ワード線）１２同士がエッチ残り（Ｅ）を介
して短絡する不良を確実に防止することができる。
７を格子状にパターニングすることにより、一本のコン
トロールゲート１２（ワード線）の近傍で発生したエッ
チ残り（Ｅ）と、それに隣接するコントロールゲート１
２（ワード線）の近傍で発生したエッチ残り（Ｅ）とが
繋がることはない。これにより、隣り合ったコントロー
ルゲート（ワード線）１２同士がエッチ残り（Ｅ）を介
して短絡する不良を確実に防止することができる。
【００２４】次に、基板１を熱酸化してコントロールゲ
ート１２の表面に酸化珪素からなる絶縁膜１３を形成し
た後、図８に示すように、フローティングゲート１１お
よびコントロールゲート１２（ワード線）をマスクにし
て基板１にリンイオンを打ち込んでｎ形の半導体領域（
ソース、ドレイン）１４を形成することにより、ＥＰＲ
ＯＭのメモリセルを構成するｎチャネルＭＯＳＦＥＴが
略完成する。
ート１２の表面に酸化珪素からなる絶縁膜１３を形成し
た後、図８に示すように、フローティングゲート１１お
よびコントロールゲート１２（ワード線）をマスクにし
て基板１にリンイオンを打ち込んでｎ形の半導体領域（
ソース、ドレイン）１４を形成することにより、ＥＰＲ
ＯＭのメモリセルを構成するｎチャネルＭＯＳＦＥＴが
略完成する。
【００２５】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
【００２６】フローティングゲート用ポリシリコン膜を
格子状にパターニングする際、例えば図９に示すような
形状でパターニングしてもよい。なお、図中の一点鎖線
は、後の工程でフローティングゲート上に形成されるコ
ントロールゲート（ワード線）の位置を示している。
格子状にパターニングする際、例えば図９に示すような
形状でパターニングしてもよい。なお、図中の一点鎖線
は、後の工程でフローティングゲート上に形成されるコ
ントロールゲート（ワード線）の位置を示している。
【００２７】この場合も、一本のコントロールゲート１
２（ワード線）の近傍で発生したエッチ残り（Ｅ）と、
それに隣接するコントロールゲート１２（ワード線）の
近傍で発生したエッチ残り（Ｅ）とが繋がることはない
ので、このエッチ残り（Ｅ）を介して隣り合ったコント
ロールゲート（ワード線）１２同士が短絡するのを防止
することができる。
２（ワード線）の近傍で発生したエッチ残り（Ｅ）と、
それに隣接するコントロールゲート１２（ワード線）の
近傍で発生したエッチ残り（Ｅ）とが繋がることはない
ので、このエッチ残り（Ｅ）を介して隣り合ったコント
ロールゲート（ワード線）１２同士が短絡するのを防止
することができる。
【００２８】コントロールゲートは、ポリシリコンおよ
びシリサイドからなるポリサイド構造に限定されるもの
ではなく、ポリシリコンや高融点金属で構成することも
できる。
びシリサイドからなるポリサイド構造に限定されるもの
ではなく、ポリシリコンや高融点金属で構成することも
できる。
【００２９】前記実施例では、ＥＰＲＯＭについて説明
したが、これに限定されるものではなく、スタック形の
二層ゲート電極を有する単一のＭＯＳＦＥＴでメモリセ
ルを構成したフラッシュメモリなどに適用することもで
きる。また、ＥＰＲＯＭやフラッシュメモリを内蔵した
１チップマイコンなどに適用することもできる。
したが、これに限定されるものではなく、スタック形の
二層ゲート電極を有する単一のＭＯＳＦＥＴでメモリセ
ルを構成したフラッシュメモリなどに適用することもで
きる。また、ＥＰＲＯＭやフラッシュメモリを内蔵した
１チップマイコンなどに適用することもできる。
【００３０】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【００３１】本発明によれば、隣り合ったコントロール
ゲート（ワード線）同士がコントロールゲート用導電膜
のエッチ残りを介して短絡する不良を確実に防止するこ
とができるので、フローティングゲートおよびコントロ
ールゲートからなるスタック形の二層ゲート電極を形成
する工程を有する半導体集積回路装置の製造歩留りが向
上する。
ゲート（ワード線）同士がコントロールゲート用導電膜
のエッチ残りを介して短絡する不良を確実に防止するこ
とができるので、フローティングゲートおよびコントロ
ールゲートからなるスタック形の二層ゲート電極を形成
する工程を有する半導体集積回路装置の製造歩留りが向
上する。
【図１】本発明の一実施例である半導体集積回路装置の
製造方法を示す半導体基板の平面図である。
製造方法を示す半導体基板の平面図である。
【図２】重ね切りを行った直後の半導体基板の平面図で
ある。
ある。
【図３】この半導体集積回路装置の製造方法を示す半導
体基板の要部断面図である。
体基板の要部断面図である。
【図４】この半導体集積回路装置の製造方法を示す半導
体基板の要部断面図である。
体基板の要部断面図である。
【図５】この半導体集積回路装置の製造方法を示す半導
体基板の要部断面図である。
体基板の要部断面図である。
【図６】この半導体集積回路装置の製造方法を示す半導
体基板の要部断面図である。
体基板の要部断面図である。
【図７】この半導体集積回路装置の製造方法を示す半導
体基板の要部断面図である。
体基板の要部断面図である。
【図８】この半導体集積回路装置の製造方法を示す半導
体基板の要部断面図である。
体基板の要部断面図である。
【図９】本発明の他の実施例である半導体集積回路装置
の製造方法を示す半導体基板の平面図である。
の製造方法を示す半導体基板の平面図である。
【図１０】従来の半導体集積回路装置の製造方法を示す
半導体基板の平面図である。
半導体基板の平面図である。
【図１１】重ね切りを行った直後の半導体基板の平面図
である。
である。
１ 半導体基板
２ ｐウエル
３ チャネルストッパ領域
４ フィールド絶縁膜
５ チャネルドープ層
６ ゲート絶縁膜
７ ポリシリコン膜
８ 熱酸化膜（第二ゲート絶縁膜）
９ 第二ポリシリコン膜
１０ シリサイド膜
１１ フローティングゲート
１２ コントロールゲート（ワード線）１３ 絶縁
膜 １４ 半導体領域 ２０ 半導体基板 ２１ ポリシリコン膜 ２２ コントロールゲート（ワード線）２３ フロ
ーティングゲート Ｅ エッチ残り
膜 １４ 半導体領域 ２０ 半導体基板 ２１ ポリシリコン膜 ２２ コントロールゲート（ワード線）２３ フロ
ーティングゲート Ｅ エッチ残り
Claims (2)
- 【請求項１】 半導体基板上に形成したフローティン
グゲート用導電膜、前記フローティングゲート用導電膜
上に形成した絶縁膜、および前記絶縁膜上に形成したコ
ントロールゲート用導電膜を重ね切りで同時にエッチン
グしてフローティングゲートおよびコントロールゲート
からなるスタック形の二層ゲート電極を形成する工程を
有する半導体集積回路装置の製造方法であって、前記重
ね切りに先立って、前記フローティングゲート用導電膜
を格子状にパターニングすることを特徴とする半導体集
積回路装置の製造方法。 - 【請求項２】 ＥＰＲＯＭまたはフラッシュメモリの
製造方法であることを特徴とする請求項１記載の半導体
集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3124308A JP3067838B2 (ja) | 1991-05-29 | 1991-05-29 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3124308A JP3067838B2 (ja) | 1991-05-29 | 1991-05-29 | 半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04352367A true JPH04352367A (ja) | 1992-12-07 |
| JP3067838B2 JP3067838B2 (ja) | 2000-07-24 |
Family
ID=14882120
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3124308A Expired - Lifetime JP3067838B2 (ja) | 1991-05-29 | 1991-05-29 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3067838B2 (ja) |
-
1991
- 1991-05-29 JP JP3124308A patent/JP3067838B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP3067838B2 (ja) | 2000-07-24 |
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