JPH0434989A - Manufacture of double-sided wiring board - Google Patents

Manufacture of double-sided wiring board

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JPH0434989A
JPH0434989A JP13965490A JP13965490A JPH0434989A JP H0434989 A JPH0434989 A JP H0434989A JP 13965490 A JP13965490 A JP 13965490A JP 13965490 A JP13965490 A JP 13965490A JP H0434989 A JPH0434989 A JP H0434989A
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electrode
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electrodes
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武藤 次郎
Osamu Kuwabara
桑原 治
Akihiko Abe
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Abstract

PURPOSE:To contrive the miniaturization of electrodes, such as a selective electrode and the like, and to contrive a high-density wiring and a reduction in the size of a substrate by a method wherein conductive layers, whose uppermost parts consist of a gold layer, are respectively formed on both surfaces of the substrate and a through hole which penetrates the substrate is formed at places, where respectively correspond to the electrode on the upper surface of the substrate and the electrode on the lower surface of the substrate, by performing a reactive ion etching using the metal layers of the uppermost parts as masks. CONSTITUTION:A through hole 7, through which a selective electrode 2 is connected with a connection electrode 4, can be formed at a fine hole diameter. As a result, the widths of the electrodes 2 and 4 and the interval between the electrodes 2 and 4 can be formed fine, a high-density wiring and a high-density mounting become possible and in its turn a reduction in the size of the whole film substrate 1 becomes possible. Accordingly, in this thermal printing head, a thin film heating resistance layer 11 is provided on the side of the upper surface of the substrate 1 and an IC chip 15 can be mounted on the side of the lower surface of the substrate. Thereby, even if the size of the whole substrate 1 is reduced, the chip 15 does not obstruct a platen when a heat generating part is pushed against the platen or the like and a heat-sensitive printing is performed on a recording paper and the heat-sensitive printing can favorably be conducted.

Description

【発明の詳細な説明】 [産業上の利用分野] この発明は両面配線基板の製造方法に関する。[Detailed description of the invention] [Industrial application field] The present invention relates to a method for manufacturing a double-sided wiring board.

[従来の技術] 近年、サーマル印字ヘッドにおいては、小型化および高
密度化に伴って発熱抵抗体および電極配線の微細ピッチ
化が要望されている。このようなサーマル印字ヘッドは
、基板上に発熱抵抗体を等間隔に多数配列し、各発熱抵
抗体を挟んで選択電極と共通電極を対向させて各発熱抵
抗体に接続し、かつ選択電極にICチップの駆動トラン
ジスタを接続した構造となっている。
[Prior Art] In recent years, with the miniaturization and higher density of thermal print heads, there has been a demand for finer pitches for heating resistors and electrode wiring. Such a thermal print head has a large number of heating resistors arranged at equal intervals on a substrate, a selection electrode and a common electrode facing each other across each heating resistor, and connected to each heating resistor. It has a structure in which drive transistors of IC chips are connected.

このサーマル印字ヘッドにおいては、基板の同一面上に
発熱抵抗体およびICチップを設けると機器全体が大型
化するため、基板の表面側に発熱抵抗体を設け、裏面側
にICチップを搭載して小型化を図ることが検討されて
いる。
In this thermal print head, installing a heating resistor and an IC chip on the same side of the board would increase the size of the entire device, so the heating resistor is installed on the front side of the board and the IC chip is mounted on the back side. Aiming for miniaturization is being considered.

[発明が解決しようとする課題] しかし、上述したサーマル印字ヘッドでは、基板の裏面
側にICチップを搭載して、このICチップの各駆動ト
ランジストを基板の表面の各選択電極に接続するために
は、各選択電極に基板の表裏面に貫通するスルーホール
を形成しなければならないが、スルーホールは従来ドリ
ル加工や打ち抜き加工等の機械加工により形成されるた
め、微細な孔に形成することが困難である。そのため、
選択電極はスルーホールの孔径よりも微細な幅で形成す
ることができず、高密度配線が困難で、基板全体が大き
くなり、小型化を図ることができないという問題がある
。仮に、選択電極を微細な幅で形成したとしても、スル
ーホールを形成する箇所はスルーホールの孔径よりも広
い幅に形成しなければならないため、上述した問題が生
じる。
[Problems to be Solved by the Invention] However, in the thermal print head described above, an IC chip is mounted on the back side of the substrate, and in order to connect each drive transistor of this IC chip to each selection electrode on the front surface of the substrate, However, since through holes are conventionally formed by mechanical processing such as drilling or punching, it is difficult to form micro holes in each selection electrode. Have difficulty. Therefore,
The selection electrode cannot be formed with a width finer than the diameter of the through hole, making high-density wiring difficult, making the entire substrate large, and making it impossible to achieve miniaturization. Even if the selection electrode is formed with a minute width, the area where the through hole is formed must be formed with a width wider than the diameter of the through hole, which causes the above-mentioned problem.

この発明の目的は、スルーホールを微細な孔径に形成で
き1選択電極等の電極の微細化を図り、高密度配線およ
び基板の小型化を図ることのできる両面配線基板の製造
方法を提供することである。
An object of the present invention is to provide a method for manufacturing a double-sided wiring board, which allows through-holes to be formed with a fine hole diameter, miniaturizes electrodes such as one selection electrode, and enables high-density wiring and miniaturization of the board. It is.

[課題を解決するための手段] この発明は上述した目的を達成するために、基板の両面
に少なくとも最上部が金層よりなる導電層を形成し、こ
の最上部の金層をマスクとして反応性イオンエツチング
により電極と対応する箇所に基板を貫通するスルーホー
ルを形成することである。
[Means for Solving the Problems] In order to achieve the above-mentioned object, the present invention forms conductive layers on both sides of a substrate, at least the uppermost portion of which is a gold layer, and uses the uppermost gold layer as a mask to conduct a reactive layer. The method involves forming through holes penetrating the substrate at locations corresponding to the electrodes by ion etching.

[作用] この発明の作用は次の通りである。[Effect] The operation of this invention is as follows.

反応性イオンニー2チングにより電極と対応する箇所に
基板を貫通するスルーホールを形成するので、スルーホ
ールを微細な孔径で形成することができる。そのため、
基板の両面に電極を微細な輻および微細なピッチで形成
することができ、高密度配線および基板の小型化を図る
ことができる。
Since a through hole penetrating the substrate is formed at a location corresponding to the electrode by reactive ion kneading, the through hole can be formed with a fine hole diameter. Therefore,
Electrodes can be formed on both sides of the substrate with fine convergence and fine pitch, allowing for high-density wiring and miniaturization of the substrate.

特に、導電層の最上部を金層で形成しているので、この
金層をマスクとして使用することができ、製造工程の簡
略化を図ることができるとともに、反応性イオンエツチ
ングの際、微細なスルーホールを精度よく形成すること
ができる。
In particular, since the top of the conductive layer is formed of a gold layer, this gold layer can be used as a mask, simplifying the manufacturing process, and allowing fine etching during reactive ion etching. Through holes can be formed with high precision.

[実施例] 以下、第1図および第2図を参照して、この発明をサー
マル印字ヘッドに適用した一実施例について説明する。
[Embodiment] An embodiment in which the present invention is applied to a thermal print head will be described below with reference to FIGS. 1 and 2.

第1図および第2図はサーマル印字ヘッドの要部を示す
、これらの図において、1はフィルム基板である。この
フィルム基板1はポリイミド等の合成樹脂よりなる。そ
の上面には幅方向の全域に亘って選択電極2および共通
電極3が多数離間対向して配列されている。下面には選
択電極2と対応する接続電極4、共通電極と対応するア
ース電極5.および入力電極6が配列されている。そし
て、選択電極2と接続電極4はスルーホール7によりそ
れぞれ電気的に接続されており、共通電極3とアース電
極5はスルーホール8により所定箇所が接続されている
。これらの電極2〜6は、それぞれC11OAI等の金
属層の表面に直接もしくはNi層等を介してAu層をメ
ツキした構造となっており、その膜厚は10pm程度と
比較的厚く形成することにより後述する如く、その幅が
30〜70ILm程度と小さい場合にも大電流の導通を
可能としている。
1 and 2 show the main parts of a thermal print head. In these figures, 1 is a film substrate. This film substrate 1 is made of synthetic resin such as polyimide. On the upper surface thereof, a large number of selection electrodes 2 and common electrodes 3 are arranged facing each other and spaced apart over the entire width direction. On the bottom surface, there are a connection electrode 4 corresponding to the selection electrode 2, and a ground electrode 5 corresponding to the common electrode. and input electrodes 6 are arranged. The selection electrode 2 and the connection electrode 4 are electrically connected to each other by a through hole 7, and the common electrode 3 and the ground electrode 5 are connected to each other at a predetermined point by a through hole 8. These electrodes 2 to 6 each have a structure in which an Au layer is plated on the surface of a metal layer such as C11OAI directly or via a Ni layer, etc., and the film thickness is relatively thick at about 10 pm. As will be described later, even when the width is as small as about 30 to 70 ILm, it is possible to conduct a large current.

この場合、選択電極2は第2図に示すように、それぞれ
細い帯状に形成され、これらが等間隔、例えば16ドツ
) / m mであれば、62.57zm程度の間隔で
平行に配列されている。これに伴って、下面側の接続電
極4は選択電極2と対応する部分が同じ間隔で配列され
ているが、後述するICチップ15偏に延びた部分はそ
れよりも狭い間隔で配列されている。したがって1選択
電極2と接続電極4を接続するスルーホール7は後述す
る反応性イオンエツチング(RI E)により各電極2
.4の幅よりも小さい孔径(例えばlO〜207tm程
度)で形成されている。また、共通電極3は櫛型に形成
されている。すなわち1選択電極2側の一端部は選択電
極2と同じ形状に形成され、選択電極2の各端部から所
定間隔だけ離れ、かつその配列方向に交互に位置がずれ
た所謂千鳥状に配列されており、他端部6は上述した一
端部の配列方向に沿って幅広の帯状に形成され、各一端
部が接続されている、下面側のアース電極5は共通電極
3の幅広部分と対応して設けられている。したがって、
共通電極3とアース電極5を接続するスルーホール8は
、上述したスルーホール7のように小さい孔径で形成す
る必要はなく、比較的大きな孔径で形成されている。な
お、入力電極6は上述した電極と同様に形成されている
In this case, as shown in FIG. 2, the selection electrodes 2 are formed into thin strips, and if they are arranged at equal intervals, for example 16 dots)/mm, they are arranged in parallel at intervals of about 62.57 zm. There is. Accordingly, the portions of the connection electrodes 4 on the lower surface side corresponding to the selection electrodes 2 are arranged at the same spacing, but the portions extending toward the IC chip 15, which will be described later, are arranged at narrower intervals. . Therefore, the through holes 7 connecting the one selection electrode 2 and the connection electrode 4 are formed by reactive ion etching (RIE), which will be described later.
.. It is formed with a hole diameter smaller than the width of No. 4 (for example, about 10 to 207 tm). Further, the common electrode 3 is formed in a comb shape. That is, one end of the first selection electrode 2 side is formed in the same shape as the selection electrode 2, and is spaced apart from each end of the selection electrode 2 by a predetermined interval and arranged in a so-called zigzag pattern in which the positions are alternately shifted in the arrangement direction. The other end 6 is formed in a wide band shape along the arrangement direction of the one end, and the ground electrode 5 on the lower surface side to which each end is connected corresponds to the wide part of the common electrode 3. It is provided. therefore,
The through hole 8 connecting the common electrode 3 and the ground electrode 5 does not need to be formed with a small hole diameter like the through hole 7 described above, but is formed with a relatively large hole diameter. Note that the input electrode 6 is formed similarly to the electrode described above.

一方、フィルム基板l上には、Staに示すようにファ
イバ9が選択電極2と共通電極3の対向間に接着剤lO
により接着されている。ファイバ9はガラス、石英、樹
脂等からなる線状のものであり、透明であっそも、透明
でなくてもよい、このファイバ9は太さが50μm程度
であり、各電極2.3の上面よりも上方に突出して設け
られている。接着剤10は熱ストレスに対して@頼性の
良いポリイミド系のものが望ましいが、これに限られな
い、そして、ファイバ9上には薄膜発熱抵抗層11が電
極2.3の配列方向に沿って帯状に設けられている。す
なわち、薄膜発熱抵抗層11は、電極2.3の対向間よ
りも広い幅の帯状に形成され、ファイバ9を乗り越え、
その両側端が選択電極2と共通電極3の各対向端部上に
延びて接続されている。この薄膜発熱抵抗層11は、窒
化タンタル、酸化ルテニウム、イオンをドープしたポリ
シリコン等よりなり、膜厚が1000λ程度と薄く形成
されている。なお、これらの上面には保護層12が設け
られている。この保護層は5i02等の耐湿用保H膜1
3と丁a205等の耐摩耗用保護膜14の2層構造とな
っているが、単層構造であってもよい。
On the other hand, on the film substrate l, as shown in Sta, a fiber 9 is connected with an adhesive lO between the selective electrode 2 and the common electrode 3.
It is glued by. The fiber 9 is a linear material made of glass, quartz, resin, etc., and may or may not be transparent. It is provided so as to protrude upwards. The adhesive 10 is desirably made of polyimide, which is highly reliable against thermal stress, but is not limited to this.A thin film heating resistor layer 11 is formed on the fiber 9 along the direction in which the electrodes 2.3 are arranged. It is arranged in a strip shape. That is, the thin film heat generating resistance layer 11 is formed in a band shape with a width wider than the width between the opposing electrodes 2.3, and extends over the fiber 9.
Both ends thereof extend over and are connected to opposing ends of the selection electrode 2 and the common electrode 3, respectively. This thin film heating resistance layer 11 is made of tantalum nitride, ruthenium oxide, polysilicon doped with ions, etc., and is formed to have a thin film thickness of about 1000λ. Note that a protective layer 12 is provided on these upper surfaces. This protective layer is a moisture-resistant H-retaining film 1 such as 5i02.
Although it has a two-layer structure consisting of a wear-resistant protective film 14 such as No. 3 and No. 205, it may have a single-layer structure.

また、フィルム基板1の下面には、ICチップ15が接
続電極4と入力電極6とに接続されている。このICチ
ップ15は、接続電極4を介して各選択電極2に選択的
に印字電流を供給する駆動トランジスタ、およびこの駆
動トランジスタを制御する制御素子等を内蔵したもので
あり、その上面にはバンプ16が突出して配列形成され
ている。そして、ICチップ15は各バンプ16が接続
電極4および入力電極6にフリップチップ方式等のフェ
イスダウン方式により接合され、その接合箇所が封止樹
脂17により樹脂封止されている。さらに、フィルム基
板1の下面には接着剤18により絶縁フィルム19が接
着され、この絶縁フィルム19の下面には放熱用の金属
板2oが接着剤21により接着されている。この場合、
絶縁フィルム19にはICチップ15が挿通する開口部
22が形成されており、金属板2oにはIC千−7ブ1
5を収納する収納凹部23が形成されている。
Further, on the lower surface of the film substrate 1, an IC chip 15 is connected to the connection electrode 4 and the input electrode 6. This IC chip 15 incorporates a drive transistor that selectively supplies printing current to each selection electrode 2 via the connection electrode 4, a control element for controlling this drive transistor, etc., and has bumps on its upper surface. 16 are arranged in a protruding manner. Each bump 16 of the IC chip 15 is bonded to the connection electrode 4 and the input electrode 6 by a face-down method such as a flip-chip method, and the bonded portion is resin-sealed with a sealing resin 17. Further, an insulating film 19 is bonded to the lower surface of the film substrate 1 with an adhesive 18, and a metal plate 2o for heat dissipation is bonded to the lower surface of this insulating film 19 with an adhesive 21. in this case,
An opening 22 through which the IC chip 15 is inserted is formed in the insulating film 19, and an IC chip 15 is inserted into the metal plate 2o.
A storage recess 23 is formed to store the storage device 5.

次に、上述したサーマル印字ヘー、ドのフィルム基板l
に各電極2〜6を形成する場合について説明する。
Next, the film substrate l for the thermal printing described above is
The case where each electrode 2 to 6 is formed will now be described.

この場合には、まず、フィルム基板lの上下両面にCr
を真空蒸着法またはスパッタ法等で被着し、その上にC
u層を電解メツキにより積層し、さらにその上に直接も
しくはXiメツキ層を介してAu層電解メツキにより積
層する。この場合、Cu層およびXi暦はそれぞれ5.
gm程度であり、Au層は0.5.m程度と薄く形成さ
れる。これにより、最上部にAu層が被着された金属層
が10JLm前後の膜厚で形成される。そして、この金
属層上にフォトリングラフィ技術によりレジストをパタ
ーン形tし、このレジストをマスクとして金属層のAu
層のミラエツチングし、スルーホール7.8と対応する
箇所のA1層を除去する。この場合には、スルーホール
7と対応する箇所は小径に形成され、スルーホール8の
箇所はそれよりも大きい径で形成される。これにより、
Au層がパターン形成される。しかる後、Au層をマス
クとして反応性イオンエツチングを行なう、このときに
は、反応ガスとして02ガスを用いて行なう、そのため
、Au層は反応ガスと反応せず、Au層が除去された箇
所のみがエツチングされる。これにより、Au層の小径
の箇所には金属層を通してフィルム基板lを貫通するス
ルーホール7が形成されるとともに、大きい径の箇所に
は金属層を通してフィルム基板1を貫通するスルーホー
ル8が形成される。この場合、反応性イオンエツチング
では微細加工ができるので、小径のスルーホール7をl
θ〜20gm程度の孔径で形成することが可能である。
In this case, first, Cr is applied to both the upper and lower surfaces of the film substrate l.
is deposited by vacuum evaporation or sputtering, and then C
A U layer is laminated by electrolytic plating, and an Au layer is further laminated thereon directly or via an Xi plating layer by electrolytic plating. In this case, the Cu layer and Xi calendar are each 5.
gm, and the Au layer is about 0.5. It is formed as thin as about m. As a result, a metal layer with an Au layer deposited on top is formed with a film thickness of about 10 JLm. Then, a resist is patterned on this metal layer by photolithography technology, and this resist is used as a mask to form the Au of the metal layer.
Milli-etch the layer and remove the A1 layer at the location corresponding to the through hole 7.8. In this case, the portion corresponding to the through hole 7 is formed with a small diameter, and the portion of the through hole 8 is formed with a larger diameter. This results in
The Au layer is patterned. After that, reactive ion etching is performed using the Au layer as a mask. At this time, 02 gas is used as the reactive gas. Therefore, the Au layer does not react with the reactive gas, and only the areas where the Au layer has been removed are etched. be done. As a result, a through hole 7 that passes through the film substrate 1 through the metal layer is formed at a small diameter portion of the Au layer, and a through hole 8 that passes through the film substrate 1 through the metal layer is formed at a large diameter portion. Ru. In this case, reactive ion etching allows fine processing, so the small diameter through hole 7 can be
It is possible to form the hole with a hole diameter of about θ to 20 gm.

そのため、選択電極2および接続電極4の幅が30〜7
04m程度と狭くても、その幅内にスルーホール7を確
実に形成することができる。この後、金属層の上面にフ
ォトリングラフィ技術により再びレジストをパターン形
成し、このレジストをマスクとして金属層(Ju暦を含
む)をエツチングし、金属層の不要な部分を除去する。
Therefore, the width of the selection electrode 2 and the connection electrode 4 is 30 to 7
Even if the width is as narrow as approximately 0.4 m, the through hole 7 can be reliably formed within that width. Thereafter, a resist is again patterned on the upper surface of the metal layer by photolithography, and using this resist as a mask, the metal layer (including the Ju calendar) is etched to remove unnecessary portions of the metal layer.

これにより、フィルム基板lの上下面に選択電極2、共
通電極3、接続電極4、アース電極5、および入力電極
6がパターン形成される。しかる後、スルーホール7.
8を除く箇所にレジストを塗布した上、無電解メツキま
たはスパッタ法等で各スルーホール7.8の内面に導電
層を被着する。これにより、選択電極2と接続電極4が
スルーホール7によりそれぞれ接続され、共通電極3と
アース電極5がスルーホール8により接続される。
As a result, selection electrodes 2, common electrodes 3, connection electrodes 4, ground electrodes 5, and input electrodes 6 are patterned on the upper and lower surfaces of the film substrate l. After that, through hole 7.
After applying a resist to locations other than 8, a conductive layer is applied to the inner surface of each through hole 7.8 by electroless plating or sputtering. As a result, the selection electrode 2 and the connection electrode 4 are connected through the through hole 7, and the common electrode 3 and the ground electrode 5 are connected through the through hole 8.

このように、上述したサーマル印字ヘッドによれば、選
択電極2と接続電極4を接続するスルーホール7を微細
な孔径で形成することができるので、各電極2.4の輻
および間隔を微細に形成することができ、高密度配線お
よび高密度実装が可能となり、ひいてはフィルム基板l
全体の小型化が可能となる。したがって、このサーマル
印字ヘッドでは、フィルム基板lの上面側に薄膜発熱抵
抗層11を設け、下面側にICチップ15を搭載するこ
とができるので、小型化しても、発熱部分をプラテン等
に押し当てて記録紙に感熱印字を行すl!ijに、IC
チップ15がプラテンの邪魔にならず、良好に感熱印字
を行なうことができる。
In this way, according to the above-described thermal print head, the through hole 7 connecting the selection electrode 2 and the connection electrode 4 can be formed with a fine hole diameter, so that the convergence and spacing of each electrode 2.4 can be made fine. This enables high-density wiring and high-density packaging, which in turn enables film substrate l
The overall size can be reduced. Therefore, in this thermal print head, the thin film heat generating resistor layer 11 can be provided on the upper surface side of the film substrate l, and the IC chip 15 can be mounted on the lower surface side, so that even when downsized, the heat generating part can be pressed against the platen etc. Perform thermal printing on recording paper! ij to IC
The chip 15 does not get in the way of the platen, and thermal printing can be performed well.

なお、この発明は上述した実施例に限定されるものでは
ない0例えば、基板はフィルム基板lである必要はなく
、ガラス基板、石英基板、セラミック基板等であっても
よい、また、選択電極2、および共通電極3は必ずしも
千鳥状に配列される必要はなく、各電極2.3の端部を
互いに向かい合うように離間対向させて配列してもよい
、さらに、この発明はサーマル印字ヘッド用の基板に限
らず、一般の両面基板の製造方法に輻広く適用すること
ができるものである。
Note that the present invention is not limited to the embodiments described above. For example, the substrate does not need to be a film substrate, but may be a glass substrate, a quartz substrate, a ceramic substrate, etc. , and the common electrodes 3 do not necessarily have to be arranged in a staggered manner, and may be arranged with the ends of each electrode 2.3 facing each other, separated from each other. The present invention can be widely applied not only to substrates but also to general methods of manufacturing double-sided substrates.

[発明の効果] 以北詳細に説明したように、この発明によれば、反応性
イオンエツチングにより電極と対応する箇所に基板を貫
通するスルーホールを形成するので、スルーホールを微
細な孔径で形成することができる。そのため、基板の両
面に電極を微細な輻および微細なピッチで形成すること
ができ、高密度配線および基板全体の小型化を図ること
ができる。特に、導電層の最上部を金層で形成したので
、この金層をマスクとして使用することができ、製造工
程の簡略化を図ることができるとともに、反応性イオン
エツチングの際、微細なスルーホールを精度よく形成す
ることができる。
[Effects of the Invention] As explained in detail below, according to the present invention, a through hole is formed through the substrate at a location corresponding to the electrode by reactive ion etching, so the through hole can be formed with a fine hole diameter. can do. Therefore, electrodes can be formed on both sides of the substrate with fine convergence and fine pitch, and high-density wiring and miniaturization of the entire substrate can be achieved. In particular, since the top of the conductive layer is formed with a gold layer, this gold layer can be used as a mask, simplifying the manufacturing process, and making it possible to form fine through holes during reactive ion etching. can be formed with high precision.

1・・・・・・フィルム基板、2・・・・・・選択電極
、4・・・・・・接続電極、 7・・・・・・スルーホール。
1...Film substrate, 2...Selection electrode, 4...Connection electrode, 7...Through hole.

Claims (1)

【特許請求の範囲】  基板の両面に設けられた電極をスルーホールにより電
気的に接続する両面配線基板の製造方法において、 前記基板の両面に少なくとも最上部が金層よりなる導電
層で前記電極を形成し、この最上部の金層をマスクとし
て反応性イオンエッチングにより前記電極と対応する箇
所に前記基板を貫通するスルーホールを形成することを
特徴とする両面配線基板の製造方法。
[Claims] A method for manufacturing a double-sided wiring board in which electrodes provided on both sides of the board are electrically connected by through holes, the electrodes being connected on both sides of the board with conductive layers whose top portions are at least made of gold. A method for manufacturing a double-sided wiring board, comprising: forming a through-hole through the substrate at a location corresponding to the electrode by reactive ion etching using the uppermost gold layer as a mask.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002355182A (en) * 2001-05-31 2002-12-10 Toto Ltd Device for exterior cover

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5870594A (en) * 1981-10-21 1983-04-27 シャープ株式会社 Method of forming pattern
JPS60138992A (en) * 1983-12-05 1985-07-23 イー・アイ・デユポン・ド・ネモアース・アンド・コンパニー Method of forming conductive through hole
JPS63302591A (en) * 1987-03-27 1988-12-09 インターナショナル・ビジネス・マシーンズ・コーポレーション Method of processing board made of polymer material

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5870594A (en) * 1981-10-21 1983-04-27 シャープ株式会社 Method of forming pattern
JPS60138992A (en) * 1983-12-05 1985-07-23 イー・アイ・デユポン・ド・ネモアース・アンド・コンパニー Method of forming conductive through hole
JPS63302591A (en) * 1987-03-27 1988-12-09 インターナショナル・ビジネス・マシーンズ・コーポレーション Method of processing board made of polymer material

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002355182A (en) * 2001-05-31 2002-12-10 Toto Ltd Device for exterior cover

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