JPH04344796A - デジタルトランク装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は電子交換機などに搭載さ
れるトランク装置、とくにたとえば２Ｍデジタル専用線
などを収容するデジタルトランク装置に関する。

【０００２】

【従来の技術】図３および図４には、伝送路を介して多
重化装置に接続されている従来技術における２Ｍデジタ
ル専用線トランクの一構成例を示す機能ブロック図が示
されている。また、図５には２Ｍデジタル専用線のフレ
ームフォーマットが示されている。

【０００３】図３に示されている２Ｍデジタル専用線ト
ランクの受信部において、多重化装置からの受信信号は
入力端子を介してラインレシーバ（ＲＣＶ）に送られる
。ラインレシーバを介して受信された２０４８ｂｐｓの
ＣＭＩ（Ｃｏｄｅ　Ｍａｒｋ　Ｉｎｖｅｒｓｉｏｎ）符
号は、デコーダ（ＣＭＩ→ＮＲＺ）にてＮＲＺ（Ｎｏｎ
　Ｒｅｔｕｒｎ　Ｚｅｒｏ）符号に変換されるとともに
、フレームビットとなるバイオレーション符号の検出が
行なわれる。なお、デコーダは、受信信号より抽出され
たクロックをタイミング抽出部（ＴＭＧ）から入力する
ことによりＮＲＺ符号の変換を行なう。ＮＲＺ符号に変
換された信号は、位相調整用のエラスティックメモリ（
ＥＳ　ＭＥＭ）に一時書き込まれ、交換機本体のタイミ
ングにて通話路ハイウェイに送り出される。一方、マル
チフレーム同期部（ＦＬＭ　ＳＹＮＣ）は、デコーダで
抽出されたフレームビットの位置から、交換機本体の通
話路ハイウェイへ送り出されるＮＲＺ信号より、制御チ
ャネルである０ｃｈ（チャネル）の８ビットの信号をシ
リアル／パラレル変換部（Ｓ→Ｐ）に保持させる。シリ
アル／パラレル変換部に保持された信号は８ＫＨｚ周期
で更新される。マルチフレーム同期部（Ｍ＿ＦＬＭ　Ｓ
ＹＮＣ）は、シリアル／パラレル変換部に保持された制
御チャネルの第１ビット目（図５参照）によって、マル
チフレーム構成され受信される選択信号を抽出し、その
信号を各チャネルごとの受信選択信号保持部（ＳＲ　Ｆ
Ｆ）に保持させる。すなわち、図５において展開されて
いる０チャネルは、制御用チャネルであり、これのビッ
ト１が“０”である場合、送受されるフレームがマルチ
フレームの第１フレームとなる。

【０００４】一方、図４に示されている送信部は、交換
機本体からの音声ハイウェイの信号を、エンコーダ（Ｎ
ＲＺ→ＣＭＩ）にてＣＭＩ符号に変換し、この信号をラ
イン駆動部（ＤＲＶ）を経由して多重化装置に送信する
。この際、送信フレームの０チャネルには制御チャネル
が挿入される。すなわち、制御チャネルのビット０〜２
は制御フラグ作成部（ＣＮＴ　ＦＬＧ　ＧＥＮ）で作成
される。 また、ビット３〜７は送信されるマルチフレームのフレ
ーム番号に従い、各チャネルの送信選択信号がＳＥＬ１
部を介してパラレル／シリアル変換部（Ｐ→Ｓ）にロー
ドされる。なお、送信部の各種タイミングは送信タイミ
ング発生部（ＳＮＤ　ＴＭＧ）によって作成される。

【０００５】

【発明が解決しようとする課題】しかしながらこのよう
な従来技術では、選択信号の送受にかかわる制御を物理
的に分割して実現しようとした場合、たとえば送信選択
信号（ＳＳ１〜ＳＳ３０）と受信選択信号（ＳＲ１〜Ｓ
Ｒ３０）の３０チャネル分、計６０の信号線を交換機本
体の各機能ブロックと接続しなければならなかった。こ
のように物理的な信号線が多くなると、たとえば機能分
割をパッケージ化されたボード等で実現させ、フラット
ケーブル等で接続しようとする場合には、コネクタが実
装できない等の問題が生じた。

【０００６】また、２Ｍデジタル専用線では必須である
折り返し試験を図３の入力端子１と図４の出力端子１を
接続して行なう場合、各チャネルの送信選択信号は各チ
ャネルにおいて自チャネルの受信選択信号として受信し
てしまい、実運用モードと同一の選択信号の送受が実施
できない。すなわち、たとえばループバック試験時、発
信という形で送信選択信号を“ＯＮ”にすると、受信選
択信号“ＯＮ”として折り返されるため必ず発着信の衝
突が発生するという問題があった。

【０００７】本発明は、送信選択信号および受信選択信
号の信号線接続数を削減するとともに、トランク内にお
ける選択信号の折り返し試験を簡単かつ安価に実運用モ
ードと同一レベルで実現させるデジタルトランク装置を
提供することを目的とする。

【０００８】

【課題を解決するための手段】本発明は上述の課題を解
決するために、伝送路を介してデジタル信号の送受信を
行なうデジタルトランクは、送信選択信号および受信選
択信号を一時格納する第１の記憶手段と、第１の記憶手
段をアクセスする際に必要となるアドレスを作成すると
ともにチャネルの情報を送出するタイミングを作成する
転送タイミング制御手段と、第１の記憶手段へのアドレ
ス信号を印加する際に参照するデータを登録する第２の
記憶手段とを有する。

【０００９】

【作用】本発明によれば、伝送路を介して信号を受信す
ると、受信した信号に含まれる制御チャネルの受信選択
信号が転送タイミング制御手段からの指示により第１の
記憶手段に格納される。第１の記憶手段に格納された受
信選択信号は、転送タイミング制御手段からのアドレス
指定により、複数のチャネル対応に配設された各装置の
それぞれのチャネルに転送される。また、複数のチャネ
ル対応に配設された各装置より送られてくる送信選択信
号は、転送タイミング制御手段からのアドレス指定によ
り所定の順序で第１の記憶手段に格納され、読み出しが
行なわれて伝送路に送られる。

【００１０】

【実施例】次に添付図面を参照して本発明によるデジタ
ルトランク装置の実施例を詳細に説明する。

【００１１】図１を参照すると、本発明によるデジタル
トランク装置を２Ｍデジタル専用線を収容する２Ｍデジ
タル専用線トランクに適用したときの実施例の機能ブロ
ック図が示されている。本実施例における２Ｍデジタル
専用線トランクは、電子交換機などに搭載されるデジタ
ルトランクであり、局間多重伝送路を介して同じインタ
フェースの多重化装置などの通信装置に接続される。２
Ｍデジタル専用線トランクは、接続された通信装置と情
報の送受信を行なうため、この通信装置から送られてき
た複数のチャネルにより構成されているデジタル信号（
図５参照）を入力し、これの制御チャネルを検出・分配
して交換機内部に送ったり、交換機内部から送られてき
た制御チャネルの信号を組み立てて多重化装置に伝送す
る機能を有する。

【００１２】図１に示されているデジタルトランク装置
において、入力１は伝送路を介して接続された多重化装
置からの２ＭＣＭＩ（Ｃｏｄｅ　Ｍａｒｋ　Ｉｎｖｅｒ
ｓｉｏｎ）デジタル受信信号が入力される入力端子であ
り、出力１は多重化装置への２ＭＣＭＩデジタル送信信
号が出力される出力端子である。

【００１３】入力２、出力２、３を介して接続される装
置１〜４は、選択信号の送受にかかわる制御を８ｃｈ（
チャネル）分単位で実現する装置である。ただし装置４
は、制御単位８チャネル中６チャネルの制御を行なって
いる。なお本実施例では、制御単位を８チャネルとした
装置を記載するが、本発明は特にこのように限定される
ものではなく、制御単位のチャネル数は任意の数を適用
できる。入力２は装置１〜４からの各チャネル対応の送
信選択信号（ＳＳ信号）が入力される入力端子であり、
出力２は多重化装置経由で受信した受信選択信号（ＳＲ
信号）が出力される出力端子である。また出力３は、入
力２、出力２で送受される選択信号情報の転送タイミン
グ等の制御信号が装置１〜４に出力される出力端子であ
る。これら入力端子および出力端子はケーブル等により
装置１〜４に接続されている。

【００１４】以下に本実施例の詳細を示す。

【００１５】先ず、入力１に入力される２ＭｂｐｓのＣ
ＭＩ信号は、ラインレシーバ（ＲＣＶ）１０を経由して
デコーダ（ＣＭＩ→ＮＲＺ）１２にてＮＲＺ符号に変換
される。このとき、ＣＭＩ信号はタイミング抽出部（Ｔ
ＭＧ）１４で受信信号より抽出されたクロックによりサ
ンプリングされる。ＮＲＺ符号に変換された信号は、受
信した２Ｍｂｐｓ信号のフレーム位相と交換機本体のハ
イウェイ位相の違いを吸収する２５６ビットのエラステ
ィックメモリ（ＥＳ　ＭＥＭ）１６に一度保持される。 すなわち、エラスティックメモリ１６への書き込みは入
力１より入力される信号のフレーム位相で決定され、読
み出しは交換機本体のハイウェイ位相にて決定される。

【００１６】フレーム同期部（ＦＬＭ　ＳＹＮＣ）１８
は、受信したＣＭＩ符号のバイオレーションの位置をデ
コーダ１２経由で監視し、フレーム同期をとる。マルチ
フレーム同期部（Ｍ＿ＦＬＭ　ＳＹＮＣ）２０は、ＮＲ
Ｚ符号に変換された２Ｍｂｐｓの信号より、制御チャネ
ルである０チャネルの第１ビット目（図５参照）の値“
０”を検出・監視し、１２５μｓｅｃごとに受信される
制御チャネルによりマルチフレーム構成のフレーム番号
を判別する。２ＭｂｐｓのＮＲＺ符号の制御チャネルの
情報は、図１のＲＡＭ（ランダム・アクセス・メモリ）
３０にセレクタ１（ＳＥＬ１）のＡ入力を経由して一時
格納される。また、エラスティックメモリ１６に保持さ
れた受信信号は、音声信号としてハイウェイを介し交換
機本体に送られる。

【００１７】なお、本実施例で使用しているＲＡＭ３０
は、理解を容易にするため、データビット１ビットでか
つ書き込み用端子（ＤＩ）と読み出し用端子（ＤＯ）が
独立に存在するものとした。このＲＡＭ３０に書き込ま
れる制御チャネルの情報は、図５に示したマルチフレー
ムにおける第１フレームのビット０，１，２，．．．，
７、第２フレームのビット０，１，２，．．．というよ
うに、各フレームの制御チャネルを第１フレームの第０
ビットを先頭にビット番号の若番→老番に書き込まれ、
つぎに老番フレームのビット番号の若番→老番の順に書
き込まれる。

【００１８】受信用のＲＡＭエリアとしては、８ビット
×８ビット＝６４ビットのサイズが用意されている。こ
のため、第８フレームの第７ビットまで書き込まれると
、メモリ３０のアドレスは先頭に戻る。なお、本実施例
では受信用と送信用の２面必要となるＲＡＭを同一素子
で実現させている例を示している。すなわち、ＲＡＭ３
０の必要エリアは図２に示すように６４ビット×２面＝
１２８ビットとなる。ＲＡＭ３０への受信制御チャネル
の書き込み時のアドレスは、マルチフレーム同期部２０
より与えられる受信フレームの番号と、フレーム同期部
１８より与えられる２Ｍｂｐｓの各フレームのビットカ
ウンタ（たとえば２進２５６カウンタの下位３ビット）
の出力を用いて転送タイミング制御部（ＴＲＳＦ＿ＣＮ
Ｔ）２２より与えられる。転送タイミング制御部２２は
、メモリ３０への書き込みアドレスが連続的なのでカウ
ンタなどの素子で実現できる。

【００１９】次に、出力１より送出される２Ｍｂｐｓの
ＣＭＩデータの送出について説明する。

【００２０】先ず、ここで前提となる条件として、ＲＡ
Ｍ３０上の送信用エリア６４ビットには、受信用エリア
６４ビットと同様に、送信用面の先頭アドレスから制御
チャネルに関する情報が格納されている。送信用面の場
合にも制御チャネルに関する情報は、第１フレームの第
０ビットより若番ビットから老番ビットの順に、またつ
ぎの老番フレーム用信号の若番ビットから老番ビットの
順に格納されているものとする。

【００２１】この前提条件の実現は後述する。なお、送
信用面に格納される各フレームのビット０から２はとく
に意味はなく、この３ビット分の信号は制御フラグ作成
部（ＣＮＴ　ＦＬＧ　ＧＥＮ）３２で作成される。そし
てこの３ビット分の信号は、セレクタ３（ＳＥＬ３）の
Ａ入力、セレクタ４（ＳＥＬ４）のＡ入力、エンコーダ
（ＮＲＺ→ＣＭＩ）３８、ライン駆動部（ＤＲＶ）４０
を経由して出力される。ここでセレクタ４は、制御チャ
ネル送出タイミング以外にはセレクタ４のＢ入力経由の
交換機本体からの音声信号を送出するセレクタである。

【００２２】送信すべき選択信号をＲＡＭ３０より読み
出す場合も、転送タイミング制御部２２からの出力をア
ドレス信号とし、セレクタ２のＡ入力を経由してＲＡＭ
３０のアドレス端子（ＡＤＲ）に与えられる。転送タイ
ミング制御部２２は、送信するフレームを受信フレーム
と独立な位相で管理する。ＲＡＭ３０に格納されている
送信選択信号も、アドレスの若番から送信されるべき順
序で格納されているため、このときの読み出しアドレス
もカウンタなどで生成できる。

【００２３】次に前述した一時的に格納された受信選択
信号を装置１〜４に分配する方法について述べる。装置
１〜４へ受信選択信号を転送する際、ここでは装置１の
チャネル１からチャネル８の情報、次に装置２のチャネ
ル９からチャネル１６の情報の順に装置４のチャネル２
５からチャネル３０まで、シリアルに情報の転送を行な
うこととする。また、この転送タイミングを決定するの
は、転送タイミング制御部２２のカウンタによって作成
される。このとき、装置１〜４に転送すべき受信した選
択信号は、前述のごとくＲＡＭ３０ではチャネル１〜３
０の情報が連続したアドレスに格納されていないため、
転送タイミングを決定する信号をそのままＲＡＭ３０へ
の読み出しアドレスとして入力できない。したがって、
図１のＲＯＭ（Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）２
８にその転送タイミングを決定する信号をアドレス信号
として入力し、そのアドレス信号に従ったＲＯＭ２８に
登録してあるデータを、ＲＡＭ３０へのアドレス信号と
してセレクタ２のＢ入力を介してＲＡＭ３０のアドレス
端子に与える。ＲＯＭ２８には、あらかじめ転送タイミ
ング毎に必要な情報がＲＡＭ３０のどのアドレスに格納
されているかを登録しておく。

【００２４】また、装置１〜４より出力１に送信すべき
送信選択信号をＲＡＭ３０に転送する場合も、ＲＡＭ３
０から装置１〜４に受信選択信号を転送したときと同様
、ＲＡＭ３０への書き込みアドレス信号をＲＯＭ２８の
出力より与えて行なう。

【００２５】以上、通常運用モードのときの説明を記述
したが、ループバック試験を実運用モードと同一に行な
うために、図２のＲＯＭ２８のデータを通常モードとル
ープバックモードとの２面用意し、運用モード時とルー
プバックモード時を切り替えることによって実運用モー
ドと同等の試験が可能となる。たとえばループバックモ
ード時において、装置１〜４より送出される送信選択信
号をＲＡＭ３０に格納する際、奇数チャネルの信号は運
用モード時では偶数チャネルの信号が格納されるべきＲ
ＡＭ上のアドレス情報がＲＯＭ２８に登録される。また
偶数チャネルの信号は奇数チャネルの信号が本来格納さ
れるべきアドレス情報がＲＯＭ２８に登録される。これ
によって、簡単に、また特別なテストプログラムや特別
なハードウェアを追加すること無く、奇数チャネルと偶
数チャネルの間で選択信号の送受が実運用と同一の系体
で実行できる。

【００２６】なお、本実施例では奇数チャネルと偶数チ
ャネルの選択信号の乗り換えの例を示したが、ＲＯＭ２
８のデータを変更することで任意の組み合わせが可能で
ある。また、ＲＯＭ２８のデータの面数を追加すること
でも任意の組み合わせが実行できる。さらに本実施例で
は、メモリ２８をリード・オンリ・メモリとしたが、シ
ステムの初期設定等でデータの設定が可能であればたと
えばランダム・アクセス・メモリであっても良い。

【００２７】図２には本実施例におけるメモリエリアの
割付例が示されている。同図において、縦はアドレスの
上位バイトが、横はアドレスの下位バイトがそれぞれ示
されている。また、「×」は未定義を、「ＳＳ」は送信
選択信号を、「ＳＲ」は受信選択信号を、「Ｆ」はフレ
ームビットを、「Ｓ」は対装置警報をそれぞれ示してい
る。

【００２８】また、本実施例では装置１〜４との間でＲ
ＡＭ３０アクセス時にそのアドレス信号をＲＯＭ２８よ
り参照するとしたが、逆に装置１〜４からのＲＡＭ３０
アクセス時は順番にアドレス指定を行ない、制御チャネ
ルからの選択信号抽出および制御チャネルへの選択信号
送出の際にＲＡＭ３０にアクセスする時、そのアドレス
をＲＯＭ３０より参照する構成であっても実現できる。

【００２９】なお、本実施例では２Ｍデジタル専用線ト
ランクについて説明したが、本発明はとくにこのような
トランクに限定されるものではない。すなわち、情報伝
送容量は２Ｍ以外でも良く、また局線トランクにも適用
可能である。また、本実施例は電子交換機に搭載される
トランクを説明したが、構内交換機や局用交換機などの
他にボタン電話の主装置などにも本発明を適用可能であ
る。

【００３０】

【発明の効果】このように本発明によれば、たとえば２
Ｍデジタル専用線の選択信号の選択信号送受にかかわる
制御を複数の装置であるチャネル単位で実施するような
場合、その装置間を接続する信号線の数を６０本から数
本へと大幅に削減できる。

【００３１】また、１つの装置ブロックで２Ｍデジタル
専用線を構成する場合でも、従来技術では選択信号の折
り返し試験を１インタフェースで実現しようとした場合
、試験に制約が生じたり、実運用と同一な体系で行なう
場合は各チャネルごとに展開された送信選択信号（ＳＳ
）と受信選択信号（ＳＲ）の組み替えを行なう特殊なハ
ードウェアが必要であったが、本発明では何の制約を受
けること無く、また特殊なハードウェアを追加すること
無く実運用系体と同一の試験が可能となる。

【図面の簡単な説明】

【図１】本発明によるデジタルトランク装置を２Ｍデジ
タル専用線トランクに適用したときの実施例を示す機能
ブロック図、

【図２】図１に示した実施例におけるＲＡＭ部のメモリ
割付例を示す説明図、

【図３】従来の２Ｍデジタル専用線トランクにおける受
信部を示す機能ブロック図、

【図４】従来の２Ｍデジタル専用線トランクにおける送
信部を示す機能ブロック図、

【図５】２Ｍデジタル専用線トランクのフレームフォー
マットの一例を示すフレーム構成図である。

【符号の説明】

１０　　　　　　　　　　ラインレシーバ１２　　　　
　　　　　　デコーダ １４　　　　　　　　　　タイミング抽出部１６　　　
　　　　　　　エラスティックメモリ１８　　　　　　
　　　　フレーム同期部２０　　　　　　　　　　マル
チフレーム同期部２２　　　　　　　　　　転送タイミ
ング制御部２８　　　　　　　　　　リード・オンリ・
メモリ３０　　　　　　　　　　ランダム・アクセス・
メモリ３２　　　　　　　　　　制御フラグ作成部３８
　　　　　　　　　　エンコーダ ４０　　　　　　　　　　ライン駆動部ＳＥＬ１〜４　
　セレクタ

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　伝送路を介してデジタル信号の送受信
   を行なうデジタルトランク装置において、該装置は、送
   信選択信号および受信選択信号を一時格納する第１の記
   憶手段と、第１の記憶手段をアクセスする際に必要とな
   るアドレスを作成するとともにチャネルの情報を送出す
   るタイミングを作成する転送タイミング制御手段と、第
   １の記憶手段へのアドレス信号を印加する際に参照する
   データを登録する第２の記憶手段とを有することを特徴
   とするデジタルトランク装置。