JPH04342132A - Manufacture of semiconductor device - Google Patents
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Abstract
Description
【0001】0001
【産業上の利用分野】本発明は,シリコン及びシリコン
化合物で形成される半導体装置の製造方法で,なかでも
シリコン酸化膜のエッチングに関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device made of silicon and silicon compounds, and particularly relates to etching of a silicon oxide film.
【0002】0002
【従来の技術】半導体基板を使用した半導体装置は,例
えば,シリコン基板上のN型導電層,P型導電層,配線
,ボンデングパッド,素子保護のパッシベーション膜な
どから成っている。この半導体装置は,使用する半導体
基板,N型導電層,P型導電層の組合せ,配線の引廻し
によりいろいろな機能を有する半導体装置として多様な
用途に使用されている。例えば,シリコン基板を使った
バイポーラICは,図2で示す構成及び製造工程を施す
ことで形成することができる。まず図2(A)に示すよ
うに,P型シリコン基板1の一部にN型導電層2を形成
し,その上にN型シリコン層3を堆積する。N型シリコ
ン層表面3Aに酸化膜4を形成し,酸化膜4の所定の位
置にフォトリソグラフィ技術により穴を開け,拡散技術
によりP型導電層5を形成して素子分離層とする。次に
,表面酸化膜4及び素子分離層形成時のプロセス酸化膜
6を除去して,新たに表面酸化膜7を形成し,図2(B
)に示すように,所定の位置にフォトリソグラフィ技術
により穴8Aを開ける。このときの表面酸化膜7のエッ
チング終点は,スクライブライン9のエッチング終了と
共に,基板表面からの水切れにより判定することができ
る。そして,この穴開け部8Aに,拡散技術により高濃
度P型導電層8を形成する。この高濃度P型導電層8は
ラテラル型PNPトランジスターのエミッタとコレクタ
ーとなる。次に,図2(C)に示すように,酸化膜7及
び高濃度P型導電層8のプロセス酸化膜10の所定の位
置にフォトリソグラフィ技術により穴11A,12Aを
開ける。このときの酸化膜のエッチング終点は,高濃度
P型導電層8の穴開けエッチングと同様に,スクライブ
ライン9のエッチング終了と共に基板表面からの水切れ
により判定しているが,スクライブライン部と穴開け部
との酸化膜の膜厚に差があるので,エッチング残りが起
ることがある。 次に,穴開け部11A,12Aに拡
散技術によりP型導電層11,12を形成して,NPN
トランジスターのベース及び抵抗とする。次に図2(D
)に示すように,酸化膜7,高濃度P型導電層及びP型
導電層形成時のプロセス酸化膜10,13の所定の位置
にフォトリソグラフィ技術により穴14A,15Aを開
ける。このときの酸化膜のエッチングは,穴14Aでは
ベース用P型導電層形成時のプロセス酸化膜13だけで
あるが,穴15Aでは,表面酸化膜7とプロセス酸化膜
10と13で三重となっているので,前工程までのよう
にスクライブライン部9でのエッチング終了判定はでき
ない。そこで,この工程のエッチング終点は,図示しな
いが,表面酸化膜7及びプロセス酸化膜10と13が重
なっている部分にエッチングモニタを設けて判定する。
穴開け部14A,15Aに,拡散技術によりN型導電層
14,15,16及びこのときのプロセス酸化膜17を
形成し,NPNトランジスタのエミッタ14とコレクタ
ー15及びPNPトランジスタのベース16とする。さ
らに,図2(E)に示すように,高濃度P型導電層8及
びP型導電層11,12及びN型導電層14,15,1
6のそれぞれのプロセス酸化膜10,13の所定の位置
に電極取出し用のコンタクト穴8B,8C,11B,1
2B,12C,14B,15B,16Bをフォトリソグ
ラフィ技術により開ける。このときのエッチング終点の
判定は,前記N型導電層用穴開けエツチングのときに,
スクライブライン部をエッチングしなかったので,スク
ライブライン部は,プロセス酸化膜13と17が二重と
なっており,スクライブライン部9のプロセス酸化膜1
3と16のエッチング終了にともなう基板表面の水切れ
で可能である。そして,図示しないが,さらに上記コン
タクト穴を所定のパターンで配線し,素子保護のパッシ
ベーション膜で保護する。しかる後,所定の寸法に切り
出し,パッケージに固定し,ボンデングによりボンデン
グパッドと外部端子を継ぎ,樹脂あるいはガラスで封止
することによりバイポーラICが完成する。2. Description of the Related Art A semiconductor device using a semiconductor substrate includes, for example, an N-type conductive layer, a P-type conductive layer, wiring, bonding pads, and a passivation film for protecting elements on a silicon substrate. This semiconductor device is used in a variety of applications as a semiconductor device having various functions depending on the semiconductor substrate used, the combination of N-type conductive layers and P-type conductive layers, and the routing of wiring. For example, a bipolar IC using a silicon substrate can be formed by applying the configuration and manufacturing process shown in FIG. First, as shown in FIG. 2A, an N-type conductive layer 2 is formed on a part of a P-type silicon substrate 1, and an N-type silicon layer 3 is deposited thereon. An oxide film 4 is formed on the surface 3A of the N-type silicon layer, holes are made at predetermined positions in the oxide film 4 by photolithography, and a P-type conductive layer 5 is formed by diffusion technology to serve as an element isolation layer. Next, the surface oxide film 4 and the process oxide film 6 at the time of forming the element isolation layer are removed, and a new surface oxide film 7 is formed.
), holes 8A are made at predetermined positions using photolithography technology. The etching end point of the surface oxide film 7 at this time can be determined by the water draining from the substrate surface at the same time as the etching of the scribe line 9 is completed. Then, a high concentration P-type conductive layer 8 is formed in this hole 8A using a diffusion technique. This heavily doped P-type conductive layer 8 becomes the emitter and collector of the lateral type PNP transistor. Next, as shown in FIG. 2C, holes 11A and 12A are formed at predetermined positions in the process oxide film 10 of the oxide film 7 and the heavily doped P-type conductive layer 8 by photolithography. The end point of etching the oxide film at this time is determined by water draining from the substrate surface when the etching of the scribe line 9 is completed, as in the hole etching of the high concentration P-type conductive layer 8. Because there is a difference in the thickness of the oxide film between the two parts, etching residue may occur. Next, P-type conductive layers 11 and 12 are formed in the hole portions 11A and 12A by diffusion technology, and NPN
Use as the base and resistor of the transistor. Next, Figure 2 (D
), holes 14A and 15A are made by photolithography at predetermined positions in the process oxide films 10 and 13 during the formation of the oxide film 7, the highly concentrated P-type conductive layer, and the P-type conductive layer. At this time, the etching of the oxide film is only the process oxide film 13 when forming the P-type conductive layer for the base in the hole 14A, but in the hole 15A, the etching is triple-layered with the surface oxide film 7 and the process oxide films 10 and 13. Therefore, the completion of etching cannot be determined at the scribe line portion 9 as in the previous process. Therefore, the etching end point of this step is determined by providing an etching monitor (not shown) in the portion where the surface oxide film 7 and the process oxide films 10 and 13 overlap. N-type conductive layers 14, 15, 16 and a process oxide film 17 at this time are formed in the hole portions 14A, 15A by diffusion technology to form the emitter 14 and collector 15 of the NPN transistor and the base 16 of the PNP transistor. Furthermore, as shown in FIG.
Contact holes 8B, 8C, 11B, 1 for taking out electrodes are formed at predetermined positions in each of the process oxide films 10, 13 of 6.
2B, 12C, 14B, 15B, and 16B are opened using photolithography technology. The end point of the etching at this time is determined by etching the hole for the N-type conductive layer.
Since the scribe line part was not etched, the process oxide films 13 and 17 are double in the scribe line part, and the process oxide film 1 of the scribe line part 9 is
This is possible when water drains from the substrate surface upon completion of etching steps 3 and 16. Although not shown, the contact holes are further wired in a predetermined pattern and protected with a passivation film for protecting the device. Thereafter, the bipolar IC is completed by cutting it to a predetermined size, fixing it in a package, connecting the bonding pad and external terminal by bonding, and sealing it with resin or glass.
【0003】0003
【発明が解決しようとする課題】前述の,従来の酸化膜
,プロセス酸化膜のエッチング終点は,主としてスクラ
イブライン部の酸化膜がエッチングされると基板表面か
ら水が切れる,いわゆる表面の水切れで判定している。
しかし,従来技術では,そのエッチング終点判定用スク
ライブラインが同じであるため,プロセス酸化膜が多層
となるとスクライブライン部の酸化膜の膜厚と実際に穴
を開ける酸化膜の膜厚との差が生じて,エッチング終点
判定に誤差が生じ,エッチング残りが発生する。本発明
は,酸化膜のエッチングにおいて,エッチング終点を実
際にエッチングする酸化膜と同じ膜厚の部分でできるよ
うにすることを目的とする。[Problems to be Solved by the Invention] The etching end point of the conventional oxide film and process oxide film mentioned above is mainly determined by water draining from the substrate surface when the oxide film in the scribe line area is etched, so-called surface water draining. are doing. However, in the conventional technology, the scribe line for determining the etching end point is the same, so when the process oxide film is multilayered, there is a difference between the thickness of the oxide film at the scribe line and the thickness of the oxide film in which the hole is actually made. As a result, an error occurs in determining the etching end point, and etching remains. An object of the present invention is to enable the end point of etching to occur at a portion having the same thickness as the oxide film to be actually etched.
【0004】0004
【課題を解決するための手段】本発明は,上記目的を達
成するために,酸化膜のエッチング終点を判定するスク
ライブライン部を従来の一本から,多数本に分割して,
プロセス毎に異なる酸化膜エッチング終点判定スクライ
ブラインを使えるようにしたものである。[Means for Solving the Problems] In order to achieve the above object, the present invention divides the scribe line portion for determining the etching end point of the oxide film into multiple lines instead of the conventional one.
A different scribe line for determining the end point of oxide film etching can be used for each process.
【0005】[0005]
【作用】上記手段によれば,穴を開ける部分の酸化膜膜
厚と,エッチング終点を判定する酸化膜膜厚が同一にで
きるので,酸化膜の穴開けエッチングにおけるエッチン
グ残り及びエッチングオーバーなどのエッチング不良を
低減することができる。[Operation] According to the above means, the thickness of the oxide film at the part where the hole is made and the thickness of the oxide film used to determine the etching end point can be made the same, so that etching residues and over-etching in the hole-making etching of the oxide film can be avoided. Defects can be reduced.
【0006】[0006]
【実施例】以下,本発明の構成において,バイポーラI
Cに本発明を適用した一実施例を用いて説明する。本発
明の一実施例であるバイポーラICにおける本発明に係
わる製造方法を各工程毎に示す図1(断面図)を用いて
説明する。なお実施例の全図において同一機能を有する
ものは同一符号を付け,そのくり返しの説明は省略する
。図1(A)に示すように,P型シリコン基板1の一部
にN型導電層2を形成し,その上にN型シリコン層3を
堆積する。N型シリコン層表面3Aに酸化膜4を形成し
,酸化膜4の所定の位置にフォトリソグラフィ技術によ
り穴を開け,拡散技術によりP型導電層5を形成して素
子分離層とする。次に,表面酸化膜4及び素子分離層形
成時のプロセス酸化膜6を除去して,新たに表面酸化膜
7を形成し,図1(B)に示すように,表面酸化膜7の
所定の位置にフォトリソグラフィ技術により穴8Aを開
ける。このときの表面酸化膜7のエッチング終点は,ス
クライブライン9の例えば左3分の1の部分9Aのエッ
チング終了と共に,基板表面からの水切れにより判定す
ることができる。この穴開け部8Aに拡散技術により高
濃度P型導電層8を形成する。この高濃度P型導電層8
は,ラテラル型PNPトランジスタのエミッタとコレク
タとなる。次に,図1(C)に示すように,表面酸化膜
7及び高濃度P型導電層8のプロセス酸化膜10の所定
の位置にフォトリソグラフィ技術により穴11A,12
Aを開ける。このときの酸化膜7,10のエッチング終
点は,高濃度P型導電層8の穴開けエッチングと同様に
,スクライブライン9の例えば右3分の1の部分9Bの
エッチング終了と共に,基板表面からの水切れにより判
定することができる。次に,穴開け部11A,12Aに
拡散技術によりP型導電層11,12を形成して,NP
Nトランジスタのベース及び抵抗とする。次に図1(D
)に示すように,表面酸化膜7,高濃度P型拡散層形成
時のプロセス酸化膜10及びP型導電層形成時のプロセ
ス酸化膜13の所定の位置にフォトリソグラフィ技術に
より穴14A,15A,16Aを開ける。このときの酸
化膜7,10,13のエッチング終点は,これまでと同
様に,スクライブライン9の例えば中央の3分の1の部
分9Cのエッチング終了と共に,基板表面からの水切れ
により判定することができる。穴明け部14A,15A
,16Aに,拡散技術によりN型導電層14,15,1
6及びプロセス酸化膜17を形成する。NPNトランジ
スタのエミッタ14,コレクタ15及びPNPトランジ
スタのベース16となる。さらに,図1(E)に示すよ
うに,高濃度P型導電層8及びP型導電層11,12及
びN型導電層14,15,16のそれぞれのプロセス酸
化膜10,13,17の所定の位置に電極取り出し用の
コンタクト穴8B,8C,11B,12B,12C,1
4B,15B,16Bをフォトリソグラフィ技術により
開ける。このときのエッチング終点は,スライブライン
9全体9A,9B,9Cのエッチング終了と共に基板表
面からの水切れにより判定することができる。そして,
図示しないが,さらに上記コンタクト穴を所定のパター
ンで配線し,素子保護のパッシベーション膜で保護する
。しかる後,所定の寸法に切り出し,パッケージに固定
し,ボンデングよりボンデングパッドと外部端子を継ぎ
,樹脂あるいはガラスで封止することによりバイポーラ
ICが完成する。以上,本発明は,前記実施例に限定さ
れたものでなく,その要旨を逸脱しない範囲において種
々変形し得ることは勿論である。例えば,本発明では,
N型シリコン基板によるICの構成でもよく,また,ス
クライブラインを3分割してエッチング終点判定したが
同様の効果であれば分割数は限定しない。[Example] Hereinafter, in the configuration of the present invention, bipolar I
An example in which the present invention is applied to C will be explained. A manufacturing method according to the present invention for a bipolar IC, which is an embodiment of the present invention, will be explained using FIG. 1 (cross-sectional view) showing each step. In all the figures of the embodiment, parts having the same functions are designated by the same reference numerals, and repeated explanations thereof will be omitted. As shown in FIG. 1A, an N-type conductive layer 2 is formed on a portion of a P-type silicon substrate 1, and an N-type silicon layer 3 is deposited thereon. An oxide film 4 is formed on the surface 3A of the N-type silicon layer, holes are made at predetermined positions in the oxide film 4 by photolithography, and a P-type conductive layer 5 is formed by diffusion technology to serve as an element isolation layer. Next, the surface oxide film 4 and the process oxide film 6 at the time of forming the element isolation layer are removed, and a new surface oxide film 7 is formed.As shown in FIG. A hole 8A is made at the position using photolithography technology. The etching end point of the surface oxide film 7 at this time can be determined by the drainage of water from the substrate surface at the same time as the etching of, for example, the left third portion 9A of the scribe line 9 is completed. A highly doped P-type conductive layer 8 is formed in this hole 8A by a diffusion technique. This high concentration P-type conductive layer 8
are the emitter and collector of the lateral type PNP transistor. Next, as shown in FIG. 1C, holes 11A and 12 are formed at predetermined positions in the process oxide film 10 of the surface oxide film 7 and the highly concentrated P-type conductive layer 8 by photolithography.
Open A. At this time, the etching end point of the oxide films 7 and 10 is the same as the hole etching of the highly concentrated P-type conductive layer 8, when the etching of the right one-third portion 9B of the scribe line 9 is completed, for example, and the end point of the etching is the end point of the etching from the substrate surface. This can be determined by draining water. Next, P-type conductive layers 11 and 12 are formed in the hole portions 11A and 12A by diffusion technology, and the NP
This is the base and resistance of the N transistor. Next, Figure 1 (D
), holes 14A, 15A, Open 16A. At this time, the etching end point of the oxide films 7, 10, and 13 can be determined by the water draining from the substrate surface when the etching of, for example, the central one-third portion 9C of the scribe line 9 is completed, as before. can. Drilled parts 14A, 15A
, 16A, N-type conductive layers 14, 15, 1 are formed by diffusion technology.
6 and a process oxide film 17 are formed. They become the emitter 14 and collector 15 of the NPN transistor and the base 16 of the PNP transistor. Furthermore, as shown in FIG. 1E, predetermined process oxide films 10, 13, 17 of the high concentration P-type conductive layer 8, P-type conductive layers 11, 12, and N-type conductive layers 14, 15, 16 are formed. Contact holes for taking out electrodes 8B, 8C, 11B, 12B, 12C, 1 at the positions of
4B, 15B, and 16B are opened using photolithography technology. The etching end point at this time can be determined by the completion of etching of the entire slive line 9 9A, 9B, and 9C and by the draining of water from the substrate surface. and,
Although not shown, the contact holes are further wired in a predetermined pattern and protected with a passivation film for protecting the device. Thereafter, the bipolar IC is completed by cutting it to a predetermined size, fixing it in a package, bonding the bonding pad and external terminal, and sealing it with resin or glass. As mentioned above, it goes without saying that the present invention is not limited to the above embodiments, and can be modified in various ways without departing from the gist thereof. For example, in the present invention,
An IC may be configured using an N-type silicon substrate, and although the etching end point was determined by dividing the scribe line into three, the number of divisions is not limited as long as the same effect is achieved.
【0007】[0007]
【発明の効果】シリコン基板上のシリコン酸化膜,P型
導電層,N型導電層及びこれら導電層形成時に形成され
るプロセス酸化膜から成る半導体装置の製造方法であっ
て,前記シリコン酸化膜及びプロセス酸化膜のエッチン
グにあたって,そのエッチング終点がスクライブライン
部を多分割することにより,スクライブライン部だけで
判定できるようになり,酸化膜の厚さ,膜質によらずに
,いつも同じ基準で前記酸化膜のエッチング終点判定が
出来るようになり,酸化膜のエッチング残り,あるいは
,エッチングオーバーによる半導体素子の不良を低減す
ることができる。Effects of the Invention A method for manufacturing a semiconductor device comprising a silicon oxide film, a P-type conductive layer, an N-type conductive layer, and a process oxide film formed when forming these conductive layers on a silicon substrate, the method comprising: When etching a process oxide film, by dividing the scribe line part into multiple parts, the end point of the etching can be determined from just the scribe line part. It becomes possible to determine the etching end point of a film, and it is possible to reduce defects in semiconductor elements due to unetched oxide films or overetching.
図1
本発明の一実施例であるバイポーラICの製造方法を各
製造工程毎に示す断面図。
図2
従来のバイポーラICの製造方法を各製造工程毎に示す
断面図。FIG. 1 is a sectional view showing each manufacturing process of a method for manufacturing a bipolar IC, which is an embodiment of the present invention. FIG. 2 is a cross-sectional view showing each manufacturing process of a conventional bipolar IC manufacturing method.
【符号の説明】
1 P型シリコン基板
2 N型導電層
3 N型シリコン層
4,7 表面酸化膜
6,10,13,17 プロセス酸化膜8 高濃度
P型導電層
9 スクライブライン部
11,12 P型導電層
14,15,16 N型導電層[Explanation of symbols] 1 P-type silicon substrate 2 N-type conductive layer 3 N-type silicon layers 4, 7 Surface oxide films 6, 10, 13, 17 Process oxide film 8 High concentration P-type conductive layer 9 Scribe line portions 11, 12 P-type conductive layer 14, 15, 16 N-type conductive layer
Claims (1)
なるシリコン酸化膜,素子分離のためのP型導電層,ラ
テラル型トランジスタに必要な高濃度P型導電層,トラ
ンジスタのベース及び抵抗素子形成に必要なP型導電層
,トランジスタのコレスター及びエミッタ形成に必要な
N型導電層,前記トランジスタ,抵抗など半導体素子上
のシリコン酸化膜に開けられた電極取出しのためのコン
タクト穴,これら半導体素子間を継いで電子回路を形成
し,半導体装置となすに必要なアルミニウムあるいはア
ルミニウム合金配線及びボンデングパッド,前記半導体
素子と配線を外界の腐食から保護するパッシベーション
膜などから成る半導体装置の製造において,前記P型導
電層及びN型導電層及び電極取り出しのためのコンタク
ト穴を所定の位置に形成するに必要な前記シリコン酸化
膜の穴開けエッチングにおける,エッチング終点を判定
する基準を,前記各導電層毎に,前記半導体装置を基板
から分割するスクライブライン部に設け,前記スクライ
ブライン部を多分割したことを特徴とする半導体装置の
製造方法Claim 1: A silicon oxide film that serves as a mask for selective diffusion and an electrical insulating film, a P-type conductive layer for element isolation, a highly concentrated P-type conductive layer necessary for lateral transistors, and the formation of transistor bases and resistance elements. P-type conductive layer necessary for forming the corester and emitter of the transistor, contact holes for electrode extraction made in the silicon oxide film on semiconductor elements such as the transistor and resistor, and these semiconductor elements. In manufacturing a semiconductor device, an electronic circuit is formed in between, aluminum or aluminum alloy wiring and bonding pads necessary for making a semiconductor device, and a passivation film that protects the semiconductor element and wiring from corrosion in the outside world, etc. The criteria for determining the etching end point in the hole-etching of the silicon oxide film necessary to form contact holes for taking out the P-type conductive layer, the N-type conductive layer, and the electrodes at predetermined positions is determined by determining the etching end point of each conductive layer. A method for manufacturing a semiconductor device, characterized in that the semiconductor device is provided at a scribe line portion for dividing the semiconductor device from the substrate, and the scribe line portion is divided into multiple parts.
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ID=15313525
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP14235891A Pending JPH04342132A (en) | 1991-05-17 | 1991-05-17 | Manufacture of semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04342132A (en) |
-
1991
- 1991-05-17 JP JP14235891A patent/JPH04342132A/en active Pending
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