JPH04336594A - 表示制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は表示制御装置に関し、特
に詳しくは、強誘電性液晶（ＦＬＣ）装置の表示装置に
適用する表示制御装置に関するものである。

【０００２】

【従来の技術】従来、パーソナル・コンピュータ（以下
ＰＣと省略）やワーク・ステーシヨン（以下ＷＳと省略
）の表示装置としてはＣＲＴ（Ｃａｔｈｏｄｅ　　Ｒａ
ｙ　　Ｔｕｂｅ）が用いられていた。しかし近年になり
ＴＮ（Ｔｗｉｓｔｅｄｎｅｍａｔｉｃ）、ＳＴＮ（Ｓｕ
ｐｅｒ　　Ｔｗｉｓｔｅｄ　　ｎｅｍａｔｉｃ）構造等
の液晶表示装置が、その構成から可能な軽量、薄型の優
位性によりラップトップ型ＰＣ等に用いられる様になっ
てきている。

【０００３】またＰＣ、ＷＳで用いられる表示装置は、
人間工学に基ずき視覚による理解を向上させるためウイ
ンド機能等のグラフィック機能の拡充を図り、その実現
に高解像度、大画面を必要としてきている。

【０００４】また現在のＰＣ，ＷＳなどのＣＲＴ表示装
置の標準的な手法は、カラーパレット　　とＤ／Ａ変換
とによりアナログＲ，Ｇ，Ｂ信号を画像データとして供
給する方法を用いている。前記、画像データをデジタル
信号として処理する際、従来では図２１（アナログ色信
号からデジタル色信号への変換）で示す様にＡ／Ｄ変換
回路を３回路設け、デジタル信号に変換したのち乗算器
を用い積和演算を行う事によりＣＲＴに於ける輝度諧調
から面積諧調への変換が行われている。

【０００５】

【発明が解決しようとしている課題】これらの状況を鑑
みて、資源を有効に用いＰＣまたはＷＳのＣＲＴ用表示
制御装置と液晶表示装置を組み合わせて用いる場合、様
々な考慮すべき問題点が存在する。

【０００６】ＰＣ，ＷＳにー体組み込み型として用いる
図２２の場合（液晶表示装置をマザー・ボート上に設け
た場合）には、そのＰＣ，ＷＳのマザー・ボード上に個
々に強誘電性液晶表示装置の駆動装置の入出力仕様に適
合する画像データおよび制御信号を発生する装置を設け
る。

【０００７】またＰＣ，ＷＳの外部母線（以下ＢＵＳと
省略）と組み合わせて用いる図２３（液晶表示制御装置
を拡張スロットに設けた場合）においては、そのＢＵＳ
の仕様に適合するよう個々に表示制御装置を用意しなけ
ればならない。

【０００８】さらにＣＲＴ表示制御装置がＰＣ，ＷＳの
マザー・ボード上に図２４（ＣＲＴ表示制御装置がマザ
ー・ボード上に設けられていた場合）の様にすでに用意
され、ＢＵＳまたは接続端子として画像デジタル信号お
よび制御信号が出力されていない場合、強誘電性を有す
る表示装置を増設し表示する際、破綻をきたす。

【０００９】また現在のＰＣおよびＷＳのＣＲＴ表示装
置の標準的な画像データの生成手段では、カラーパレッ
トとＤ／Ａ変換器とによるアナログ画像データとして供
給される。従ってＣＲＴの輝度諧調以外の諧調方式に変
換する際アナログ画像信号をデジタルの画像データに変
換しなければならない。その手段として図２０（アナロ
グ色信号からデジタル色信号への変換）に示す回路を用
いた場合、第一に高速なＡ／Ｄコンバータを３回路必要
とする。第２にａ　　＊ＲＥＤ　　＋　　ｂ　　＊　　
ＧＲＥＥＮ　　＋　　ｃ　　＊　　ＢＬＵＥの整数演算
の実行時間が画像データ転送クロック周期に間に合わな
い、また各係数が浮動小数点の時には整数演算よりさら
に演算実行時間を要する。

【００１０】また前記のように液晶表示装置は高解像度
、大画面を必要としてきている。しかし高解像度を液晶
表示装置で実現する場合、前記走査線と情報線のマトリ
クス構造によるＴＮ、ＳＴＮ液晶素子の表示では、走査
線の増加による１フレームあたりの選択点への電界印加
時間比デーュテイ比の減少により画像コントラストの低
下が問題となってくる。各画素に薄膜トランジスタによ
るスイッチング素子を接続し、各画素をスイッチングす
る方式の表示素子が知られているが、基板上に薄膜トラ
ンジスタを形成する工程が難しいという問題点がある。

【００１１】

【課題を解決するための手段】本発明では現有の資源を
有効に用いるため、現在のＰＣの標準的なＣＲＴ表示装
置制御手段となっているアナログＲ，Ｇ，Ｂ画像データ
、水平同期信号および垂直同期信号を変換制御し、強誘
電性液晶の表示装置へ表示をおこなう事を可能とする。 前記、アナログＲＧＢ信号演算を図２１に示すアナログ
／デジタル併用方式とすることで第１の簡略化し、特に
前記ａ，ｂ，ｃ各係数が浮動小数の時には実行時間に差
が出る従来システム構成に比べ本方式では係数の形式に
依存しないという第２の特徴がある。

【００１２】面積諧調データまたは画素分割したカラー
データへの変換周期の可変および／または出力制御部の
制御によって前記、液晶表示器への表示サイズおよび諧
調数、色数を選択可能である。また双安定性を有しメモ
リー性を示す強誘電性の液晶表示装置を用いる事により
実質的な選択時間／ラインは変わらず表示コントラスト
の低下は生じない。

【００１３】

【作用】本発明によれば、アナログＣＲＴ輝度信号を双
安定性を有する強誘電性液晶表示装置の表示に用いるた
め面積諧調をおこなう際、簡略化した構成で画像データ
転送速度にリアル・タイムに演算及び変換可能である。 前記手法により表示制御装置をＣＲＴ表示制御装置から
ＣＲＴ表示で用いられる芯数と同数のケーブルで接続し
容易に物理的遠隔地に設置することが可能であり、ＰＣ
またはＷＳの装置内、信号線の途中、液晶表示装置内等
に設ける事が可能となる。

【００１４】またＣＲＴ表示装置に用いられる標準的信
号のアナログＲ，Ｇ，Ｂ画像データ、水平同期信号、垂
直同期信号を変換制御する事により、強誘電性液晶表示
装置の表示を適合した大きさでおこなう事が可能であり
、適用するＰＣ、ＷＳ等コンピュータの種別を問題とし
ない。

【００１５】

【実施例】（１）　　装置の概要 （２）　　表示制御の概要 （３）　　表示制御装置各部の構成 （３．１）　　アナログ原色信号演算部（３．１．１）
アナログ演算部回路構成（３．２）　　面積諧調データ
変換部 （３．２．１）データ変換部回路構成 （３．３）　　ＣＲＴ制御信号の強誘電性液晶制御信号
への変換部 （３．３．１）モード判定部回路構成 （３．３．２）液晶タイミングジェネレータ部回路構成
（３．３．３）信号スキュー部回路構成（３．４）　　
出力画素データ制御部 （３．４．１）「２ビット・ピクセル」出力部回路構成
（３．４．２）「４ビット・ピクセル」出力部回路構成
（３．４．３）「８ビット・ピクセル」出力部回路構成
（４）　　変形例 （４．１）諧調変換部 （４．２）制御タイミング・ジェネレータ部（４．３）
画素データ出力制御部部

【００１６】（１）装置の概要 本発明の１実施例を図１に示す。パーソナルコンピュー
タ（ＰＣ）１の拡張ＢＵＳに装着されたグラフィック・
アダプタはアナログＲ、Ｇ、Ｂ画像データ、水平同期信
号ＣＨＳ、垂直同期信号ＣＶＳを供給する。本例で用い
たＰＣ１のグラフィック・アダプタは図１６に示す様に
表示サイズ、表示色数に応じて多くのモードを有する。 水平、垂直同期信号ＣＨＳ，ＣＶＳの各極性は図１７に
示す様にラインモード１、２、３選択信号ＲＭＯＤ１、
ＲＭＯＤ２、ＲＭＯＤ３を生成する為のＣＲＴ表示にお
ける表示ライン数を識別する事が可能である。５０は本
例で示そうとする表示制御装置であり、それぞれ各機能
ブロックである１００、１５０、２００および２５０よ
り構成される。表示制御装置５０はＰＣ１より供給され
る前記アナログＲＧＢ信号、画像データＡＳ、ＣＲＴ表
示制御信号である水平同期信号ＣＨＳと垂直同期信号Ｃ
ＶＳの変換制御を行い本例の強誘電性液晶表示に適合し
た形態のデジタル画素データＦＤＡＴ、および制御信号
（水平同期信号ＦＨＳ、垂直同期信号ＦＨＶ、表示タイ
ミング信号ＦＢＬＫ、画素データ転送クロック信号ＦＣ
ＬＫ）をコントローラ３００に供給する。コントローラ
３００は前記ラインモード選択１、２、３信号ＲＭＯＤ
１，ＲＭＯＤ２またはＲＭＯＤ３により強誘電性液晶表
示装置の走査線の１本または複数本同時駆動の制御信号
をコモンドライバ３２０に、画像データをセグメントド
ライバ３２１に供給する。また前記コントローラ３００
は表示画面の枠３５２の駆動も制御する。３３０は表示
器３４０の適切な位置に設けた温度センサであり、強誘
電性液晶の駆動では非常に重要である温度情報をコント
ローラ３００に供給する。電源コントローラ３１０はコ
ントローラ３００より設定される信号を適切に変圧して
表示ドライバ３２０、３２１が表示器３４０の電極に印
加する電圧を生成する。表示器３４０は表示装置本体で
あり２枚の走査線取り出し電極、情報線取り出し電極お
よびその電極に接続されたＩＴＯ等の透明電極を設けた
ガラス板の間に双安定状態を有する強誘電性の液晶を封
入し、その上面に偏向子を配置してある。画素は走査線
電極１０２４本および情報線電極２５６０本の１０２４
＊２５６０ドットで構成されている。この画素はセグメ
ントドライバ３２１、コモンドライバ３３０に供給され
た駆動波形によって生じた電界によって駆動され「明」
状態または「暗」状態で表示される。３１０、３３０お
よび３５２等についての詳細は井上らが提案した米国特
許第４，９２２，２４１に詳細に述べられている。

【００１７】（２）表示制御の概要 表示制御装置５０に示されるところのアナログ演算部１
００はパーソナルコンピュータ１から供給されたアナロ
グＲＧＢ信号に対し積算および加算の演算をおこなう。 演算の必要精度は、強誘電性液晶の表示可能な諧調数ま
たは色数によって決められるべきであり、その上限は、
前記、液晶の画素数または後で述べるアナログ演算に用
いる集積回路素子の誤差等によって定められる。面積諧
調データ変換部１５０は前記、演算後のアナログ信号を
デジタルの論理によって制御するために、連続系から離
散系の信号に変換するための集積回路を有し、ＣＲＴ画
像データ転送クロックの立ち上がりのタイミングでデー
タを保持するためのラッチ回路を設けてある。また前記
ラッチ回路より供給されたデジタル・データの上位ビッ
トをリード・オンリ・メモリ（以下ＲＯＭと省略）のア
ドレスとし面積諧調のデータＤＩＭを生成する。前記、
変換に必要な精度（出力ビット数）は、アナログ演算部
と同様に強誘電性液晶の表示可能な諧調数または色数に
よって決められるべきであり、その上限は、前記液晶表
示装置の画素数または後で述べるＡ／Ｄ変換方式および
変換に用いる集積回路素子の誤差等によって定められる
。ＣＲＴ制御信号変換制御部２００はＣＲＴ表示で用い
られる標準制御信号より強誘電性液晶表示制御信号（液
晶垂直同期信号ＦＶＳ，液晶水平同期信号ＦＨＳ，液晶
画像データ転送クロックＦＣＬＫ，液晶表示タイミング
信号ＦＢＬＫ）を生成する。前記、制御信号にはこの制
御部２００で新たに生成されるＣＲＴ画像データ転送ク
ロックＣＣＬＫも含まれている。前記、クロックＣＣＬ
Ｋの周期を変更する事により画像データの補間、間引き
ができ表示器３４０に都合のよいピクセル数にする事が
可能である。出力制御部２５０は面積諧調データ変換部
１５０で生成されたデジタル画像データＤＩＭをライン
モード１、２、３選択信号ＲＭＯＤ１、ＲＭＯＤ２また
はＲＭＯＤ３で選択される水平表示倍率によって、複数
画素をピクセル単位のデータ列に詰め込みコントローラ
３００に供給する。また前記データはコントローラ３０
０の処理時間を確保するため複数ピクセルをまとめた語
長でコントローラ３００に供給される。この制御により
第１４図の例のようにＣＲＴ表示装置の表示画面を２５
８０＊１０２４画素の強誘電性液晶表示装置に適合する
大きさで表示できる。

【００１８】（３）表示制御装置各部の構成ＣＲＴ表示
の標準信号を用い強誘電液晶表示を行う際の問題点と各
ブロック別機能について以下述べる。これらの機能ブロ
ックの組み合わせにより前記液晶装置の表示を最適にお
こなう。

【００１９】（３．１）アナログ原色信号演算部本実施
例では強誘電性液晶表示装置の画素は走査線電極１０２
４本および情報線電極２５６０本で構成されている。前
記、表示装置は３：２の比を有する２画素を１組または
複数組で構成されるピクセル単位により面積諧調表示を
おこなう。これに対して、本演算部では輝度諧調をおこ
なうＣＲＴアナログＲＧＢ信号を前記、面積諧調に変換
する手段を提供する。その変換式は［ＲＥＤ信号値＊１
＋ＧＲＥＥＮ信号値＊２＋ＢＬＵＥ信号値＊０．５］の
重み付け加算とする。　　本実施例ではこの演算回路に
集積回路の演算増幅器を用いた。本例は１構成例であり
実際の回路は個々のトランジスタ、電界効果型トランジ
スタまたはＭＯＳトランジスタ等を用い構成することが
可能である。しかしその場合各素子のベース、エミッタ
間電圧、ベースおよびエミッタに存在する抵抗等は必要
な精度および周波数帯域を得るため整合がとれていなけ
ればならない。高速および高精度演算を実現するため演
算増幅器の構造による選定が必要である。電圧帰還型の
演算器増幅器では、その有限な開ループ利得により利得
を高く得ようとすると実用周波数帯域に制限を生じる。 しかしダイ・エレクトリック・アイソレーション等の工
程によつて入力バイアス電圧は非常に少なくなっており
、その電流の流れ込みによる電圧降下誤差（電流オフセ
ット誤差）は非常に少ない。電流帰還型の演算器増幅器
は、前記、電圧帰還型の増幅器で問題となる利得帯域幅
積の制限によらないため高速で高利得を必要とする場合
適している。しかし集積回路の不平衡入力構成から非反
転入力のバイアス電流が反転入力より多いという問題が
ある。しかし前記、バイアス電流は供給される信号のイ
ンピーダンスの考慮によって必要な精度を確保できる。 本例では直流特性に優れた電圧帰還型の演算増幅器を選
定する。

【００２０】以下、電圧帰還型の演算増幅器を用いアナ
ログ原色信号変換部を詳細に説明する。

【００２１】（３．１．１）アナログ演算部回路構成図
２において１０１、１０２、１０３は各々アナログＲ，
Ｇ，Ｂ信号の重み付け部であり、加算部１０４は、それ
ぞれ１０１ー１０３までの３ブロックで重み付けされた
アナログ信号を加算する。実際の回路は図３の抵抗器１
１５ー１１７、１２１ー１２４および演算増幅器１１１
ー１１３、１１４で構成される。回路にて用いた１１５
ー１２４迄はそれぞれ積算の乗数および加算の比率を定
める抵抗器である。前記、変換式をこのアナログ演算部
でおこなうために、各抵抗器間の関係式を求めると［（
ＲＥＤ電圧値＊抵抗器１１８の値／抵抗器１１５の値）
＊（抵抗器１２４の値／抵抗器１２１の値）＋（ＧＲＥ
ＥＮ電圧値＊抵抗器１１９の値抵抗器／抵抗器１１６の
値）＊（抵抗器１２４の値／抵抗器１２２の値）＋（Ｂ
ＬＵＥ電圧値＊抵抗器１２０の値／抵抗器１１７の値）
＊（抵抗器１２４の値／抵抗器１２３の値）］となる。 ここで前記、変換式を実現するためには各抵抗値を例え
ば抵抗器１１８の値＝１ＫΩ、抵抗器１１９の値＝２Ｋ
Ω、抵抗器１２０の値＝５００Ω、抵抗器１１５の値＝
抵抗器１１６の値＝抵抗器１１７の値＝１ＫΩ、抵抗器
１２１の値＝抵抗器１２２の値＝抵抗器１２３の値＝抵
抗器１２４の値＝１ＫΩとすれば、［ＲＥＤ信号値＊１
＋ＧＲＥＥＮ信号＊２＋ＢＬＵＥ信号値＊０．５］の重
み付け加算をおこなえる。本実施例では［ＲＥＤ信号値
＊１＋ＧＲＥＥＮ信号＊２＋ＢＬＵＥ信号値＊０．５］
の重み付け加算の変換としたが、前記、各抵抗器の値を
変更する事により重み付け量を変更する事が可能である
。さらに前記、各抵抗器を可変抵抗器とする事により重
み付け量のリニアな可変をおこなう事も可能である。

【００２２】ここで前記、計算式は演算増幅器のオフセ
ット電圧誤差、雑音電圧誤差、整定時間から生じる誤差
、高い周波数で用いる場合集積回路の各増幅段の位相の
違いによる高調波歪、そして各電圧降下により演算の定
数の要となる各抵抗器の値の相対誤差等は生じない理想
的な素子の集合として成り立っている。前記、要素の中
で演算増幅器で生じる誤差として、オフセット電圧誤差
は差動入力段のトランジスタ・ペアのベース、エミッタ
間電圧の違い等によって生じるが差動入力段を構成する
抵抗器をトリミングする手法により軽減できる事が知ら
れている。雑音電圧または電流誤差は主に用いるトラン
ジスタから生じるものであり低雑音のトランジスタをそ
の構成に用いることで改善される。整定時間は、高速な
トランジスタを用いその構成を熟慮する事で短縮できー
１の利得時、２Ｖの０．１％誤差内に１０数ｎＳで整定
する電圧帰還型演算増幅器も知られている。また高調波
歪は各増幅段の位相の違いが原因の場合は容量性受動素
子により位相補正をおこなうことで軽減できる。各抵抗
器の相対誤差は同一値の場合、同一基板上に置く事で軽
減できる。しかし異なった値の素子との間に誤差を生じ
るので要と成る抵抗器をトリミングすることで必要な精
度を得る事は可能である。

【００２３】本実施例では、表示装置の１ピクセル単位
として［２画素／ピクセル］［４画素／ピクセル］［８
画素／ピクセル］の３種別を取り扱う。面積諧調または
画素分割カラー表示に必要な諧調、色調は２５６レベル
と想定すると、このために必要な前記、演算の精度は面
積諧調データ変換部１５０の誤差を無視した場合、１／
２５６（約０．４％）となる。このブロックで演算され
た信号ＡＩＭは面積諧調データ変換部１５０へ供給され
る。

【００２４】（３．２）面積諧調データ変換部図４に連
続系から離散系での制御をおこなうためのデジタル・画
像データＤＩＭを供給する面積諧調データ変換部１５１
を示す。（３．１）で述べたアナログ変換部１００から
のアナログ画像データＡＩＭを供給され、その信号ＡＩ
Ｍを本例で用いた面積諧調による強誘電性液晶表示装置
３４０の画素データＤＩＭに変換する。データＤＩＭは
出力制御部２５０へ供給される。面積諧調データ変換は
ＣＲＴ制御信号部２００から供給されるＣＲＴ画像デー
タ転送クロックＣＣＬＫ（２５．１７５ＭＨｚ）の周期
で変換をおこなう必要がある。またブロックを構成する
Ａ／Ｄ変換器１６１は、この転送レートに適合するタイ
ミングで［８画素／ピクセル］に適合する８ビットデー
タ幅を得られるよう動作しなければならない。この変換
レートで動作することが可能な変換方式として完全並列
型、直並列型Ａ／Ｄ変換制御が知られている。完全並列
型方式で相補形金属酸化膜シリコン（以下ＣＭＯＳと省
略）では８ビットデータ幅、３０ＭＨｚ程度の変換レー
ト、エミッタ・カップルド・ロジック（以下ＥＣＬと省
略）では８ビットデータ幅、数１００ＭＨｚの変換レー
トが達成されている。製造行程、周辺部実現の容易さは
ＣＭＯＳ集積回路の方が優れており本構成ではＣＭＯＳ
集積回路によるＡ／Ｄ変換器１６１を用いる。このＡ／
Ｄ変換器の精度は２８（２の８乗）個の抵抗ラダーの誤
差および２７（２の７乗）個のコンパレータの誤差要因
の有無により定められる。とくにＣＭＯＳを前記、コン
パレータに用いた場合は、その閾値電圧の誤差と１／ｆ
雑音が変換器の精度に影響を与える。本実施例では、Ａ
／Ｄ変換器１６１に供給されるリファレンス電圧は最大
アナログ入力電圧に対してデジタルコードのフルスケー
ル値を出力する様に設定されている。この場合のＡ／Ｄ
変換器１６１の１ビットの重み電圧はアナログＲ，Ｇ，
Ｂ変換式の解、１Ｖ＋２Ｖ＋０．５Ｖ＝３．５Ｖを２５
６で割った値すなわち約１３．７ｍＶとなる。統計的に
前記誤差の標準偏差δの３倍であるところの３δが、１
３．７ｍＶより小さい値になる様に考慮される。なお装
置５０の精度はアナログ演算部１００および面積諧調デ
ータ変換部１５０の誤差を加えた値で評価されるべきで
ある。本例では直流特性の優れた電圧帰還型演算増幅器
および絶対値誤差の小さい抵抗器を用いる為、アナログ
演算部１００で生じる誤差は十分小さい。以下、面積諧
調データ変換部１５０の回路を詳細に説明する。

【００２５】（３．２．１）データ変換部回路構成図５
はＡ／Ｄ変換回路であり、前記、Ａ／Ｄ変換器１６１は
アナログ演算部１００から供給されるアナログ画像デー
タＡＩＭをデジタル・データＤＩＭに変換する。変換さ
れたデータはラッチ回路１６２により液晶タイミングジ
ェネレータ部２０２から供給されるＣＲＴ画像データ転
送クロックＣＣＬＫの立ち上がりのタイミングで保持さ
れる。面積諧調データＤＩＭは、前記、ラッチ回路１６
２より供給される上位ビットをＲＯＭ１６３、１６４お
よび１６５のアドレスとし読み出されたデータをモード
判定部２０１から供給される水平表示モード１、２、３
選択信号ＨＭＯＤ１，ＨＭＯＤ２またはＨＭＯＤ３によ
り選択された３ステート・バッファ・ゲート１６６、１
６７、または１６８から出力制御部２５０へ供給する。 ［４ビット／ピクセル］の場合のＲＯＭ１６４の内容を
図１９に示す。

【００２６】（３．４）ＣＲＴ制御信号の強誘電性液晶
制御信号への変換部 図６はＣＲＴ制御信号変換制御部２００の構成例を示す
。本実施例の場合はＰＣ１の多種のモードを判別する為
、モード判定部を有する。モード判定部２０１は表示ラ
イン数を、図１７に示される様にＰＣ１より供給される
ＣＲＴ垂直同期信号ＣＶＳおよびＣＲＴ水平同期信号Ｃ
ＨＳの極性から判定する。液晶表示タイミング生成部２
０２は、ＰＣ１より供給されるＣＲＴ水平同期信号ＣＨ
Ｓおよび電圧制御発信器で発信させた２５．１７５ＭＨ
ｚＣＣＬＫの分周信号を位相検出器２２０により位相比
較をおこないＣＲＴ水平同期信号ＣＨＳと位相の一致し
たＣＲＴ画像データ転送クロックＣＣＬＫを供給する。 本例ではモード２＋、３＋および７＋の場合には２８．
３２２ＭＨｚ、モードＯ＋、１＋は１４．１６１ＭＨｚ
またモード４、５、Ｄおよび１３は１２．５８８ＭＨｚ
その他のモードは、２５．１７５ＭＨｚの転送レートで
画像データがＰＣ１より転送されるが、全モードを２５
．１７５ＭＨｚで変換サンプリングする事により水平７
２０ピクセル表示モードのモード２＋、３＋および７＋
は間引きされて６４０ピクセルに、水平３６０ピクセル
表示モード０＋、１＋は画像データが補間されて６４０
ピクセルに、また水平３２０ピクセル表示モード４、５
、Ｄおよび１３は補間されて６４０ピクセルの画像デー
タになる。前記以外のモードは２５．１７５ＭＨｚで変
換サンプリングされ水平表示６４０ピクセルのままの画
像データとして変換される。従って水平モード１、２、
３選択信号ＨＭＯＤ１、ＨＭＯＤ２、ＨＭＯＤ３はモー
ドに関わらずＨＭＯＤ２がオンされる。また前記ＣＲＴ
画像データ転送クロックＣＣＬＫを分周する事により生
成画像データ転送クロックＧＣＬＫを生成し信号スキュ
ー部２０３へ供給する。信号スキュー部２０３は液晶表
示画像データＦＤＡＴと液晶表示タイミング信号ＦＢＬ
Ｋ、液晶垂直同期信号ＦＶＳ、液晶表示水平同期信号Ｆ
ＨＳ、液晶画像データ転送クロックＦＣＬＫの位相を合
わせる為［Ｎ画素／ピクセル］出力においてＮクロック
（ＣＲＴ画像データ転送クロックＣＣＬＫ）遅延させる
。

【００２７】以下、ＣＲＴ制御信号変換制御部２００を
詳細に説明する。

【００２８】（３．３．１）モード判定部回路構成図７
にモード判定部２０１の構成を示す。カウンタ２０６は
ＰＣ１から供給されるＣＲＴ垂直同期信号ＣＶＳの１周
期期間の正極性の期間だけ２０４のゲートを開き基本ク
ロックＲＥＦＣＬＫをカウントする。ワンショト・マル
チ・バイブレータ２０５は１周期期間毎にカウンタ２０
６をリセットするための信号を供給する。大小比較判定
論理２０７はその結果により一定値と大小比較をおこな
いＣＲＴ垂直同期信号ＣＶＳの極性を判別する。同様に
２０８から２０１で構成される回路でＣＲＴ水平同期信
号ＣＨＳの極性を判別する。前記両同期信号の極性から
表示ライン数、判定論理２１２は図１７に示される表示
ラインのモードを判定する。前記論理回路２１２は表示
ライン情報にてモード判定を行い３５０、４００、４８
０本のラインモード１、２、３選択信号ＲＭＯＤ１、Ｒ
ＭＯＤ２、ＲＭＯＤ３を生成し、垂直同期フロントポー
チ・プログラマブル・カウンタ２２５およびバックポー
チ・プログラマブル・カウンタ２２６に供給する。本実
施例では変換レートの調整により水平表示６４０ピクセ
ルに統一している為、ＣＲＴモードに関わらず水平表示
モード１、２、３選択信号ＨＭＯＤ１、ＨＭＯＤ２、Ｈ
ＭＯＤ３は水平表示モード２選択信号ＨＭＯＤ２をオン
する。

【００２９】（３．３．２）液晶表示タイミングジェネ
レータ部回路構成 図８に液晶表示タイミングジェネレータ部２０２の構成
を示す。２２０はＰＣ１からのＣＲＴ水平同期信号ＣＨ
Ｓと電圧制御発信器２２２からの信号を分周器２２３で
分周したクロック信号の位相の差を検出する。分周器２
２３は電圧制御発信器２２２の出力が２５．１７５ＭＨ
ｚになり分周した結果が同期信号ＣＨＳと同周期になる
よう設定される。前記、クロック信号はＣＲＴ画像デー
タ転送クロックＣＣＬＫとして信号スキュー部２０３及
び出力制御部５０へ供給される。分周器２２４はモード
判定部２０１からの水平表示モード１、２、３選択信号
ＨＭＯＤ１、ＨＭＯＤ２またはＨＭＯＤ３により前記ク
ロック信号ＣＣＬＫを２、４、または８分周する。分周
されたクロック信号は生成画像データ転送クロックＧＣ
ＬＫとして信号スキュー部２０３へ供給される。２２５
及び２２６のカウンタは、フロント・ポーチ開始からバ
ック・ポーチ終了までの期間すなわちライン表示期間を
生成する。２２５および２２６のカウンタはラインモー
ド１、２、３選択信号ＲＭＯＤ１、ＲＭＯＤ２、ＲＭＯ
Ｄ３により予めプログラムされた値をＣＲＴ水平同期信
号ＣＨＳでカウント・ダウンする。本実施例ではライン
モード１、２、３選択信号ＲＭＯＤ１、ＲＭＯＤ２、Ｒ
ＭＯＤ３で選択される図１８の値が設定され、ＰＣ１か
ら供給されるＣＲＴ垂直同期信号ＣＶＳの前後に非表示
信号を生成する。２２７及び２２８のカウンタはモード
選択信号ＭＯＤにより図１８の値が設定され、ＣＲＴ画
像データ転送クロックＣＣＬＫでカウント・ダウンをお
こないＰＣ１から供給されるＣＲＴ水平同期信号ＣＶＳ
の前後に非表示信号を生成する。生成表示タイミングＧ
ＢＬＫは前記、両非表示信号を２２９で論理合成する事
により生成される。ＧＢＬＫは信号スキュー部２０３へ
供給される。

【００３０】（３．３．３）信号スキュー部回路構成図
９に信号スキュー部の回路を示す。２３１から２３４は
前記ＦＢＬＫ，ＦＶＳ，ＦＨＳ，ＦＣＬＫ，およびＦＣ
ＬＫ信号を遅延させるためのプログラマブル・シフト・
レジスタであり、モード１、２、３選択信号ＭＯＤ１，
ＭＯＤ２またはＭＯＤ３信号によりＮクロック分の遅延
をプログラムされる。プログラマブル・シフト・レジス
タ２３１ー２３４からの出力、液晶垂直同期信号ＦＶＳ
，液晶水平同期信号ＦＨＳ、液晶画像データ転送クロッ
クＦＣＬＫ及び液晶表示タイミング信号ＦＢＬＫはコン
トローラ３００へ供給される。コントローラ３００は温
度センサ３３０の情報に基ずき駆動電圧の設定、画像デ
ータのライン間引きをおこないコモンドライバ３２０お
よびセグメントドライバ３２１の駆動をする事で表示器
３４０に表示をおこなう。

【００３１】（３．５）画像データ出力制御部図１０に
於いて２５１は［２画素／ピクセル］出力部を、２５２
は［４画素／ピクセル］出力部を、また２５３は［８画
素／ピクセル］出力部を示しこれらのブロックで出力制
御部２５０を構成する。制御部２５０では、３通りの制
御ブロックの内からＣＲＴ制御信号変換制御部２００よ
り供給される水平表示モード１、２、３選択信号ＨＭＯ
Ｄ１、ＨＭＯＤ２またはＨＭＯＤ３により、いずれか１
つのブロックのデータ出力を選択し、［画素／ピクセル
］の形式の画像データＦＤＡＴとしてディスプレイ　　
コントローラ３００に１６ビット単位で供給する。この
選択は水平表示ピクセル数に関係があり、例えば有効表
示領域３５１の水平方向有効表示領域３５１の画素数に
合値する表示を行う場合、［２画素／ピクセル］は表示
器３４０に対し横１２８０ピクセル表示、［４画素／ピ
クセル］は表示器３４０に対し横６４０ピクセル（図１
４参照）、そして［８画素／ピクセル］は表示器３４０
に対し横３２０ピクセル表示を各々おこなう事ができる
。垂直方向の表示ライン数は、前記、制御部２００で生
成されるラインモード１、２、３選択信号ＲＭＯＤ１、
ＲＭＯＤ２またはＲＭＯＤ３をコントローラ３００に供
給する事により表示器３４０の走査線を１本、２本、ま
たは４本同時に駆動することで調整される。

【００３２】以下詳細に各３種の出力制御部を説明する
。

【００３３】（３．４．１）［２ビット／ピクセル］出
力部回路構成 まず図１１は［２ビット／ピクセル］出力部２５１を示
しラッチ回路２７１から２７８迄は面積諧調データ変換
部１５０から供給されるデジタル画像データＤＩＭの下
位２ビットをＣＲＴ制御信号変換制御部２００からのＣ
ＲＴ画像データ転送クロックＣＣＬＫにより順次シフト
するレジスタである。ラッチ回路２６２から２６９迄は
［２ビット／ピクセル］のデータを８組分、ＣＲＴ制御
信号変換制御部２００から供給される液晶画像データ転
送クロックＦＣＬＫを反転ゲート２６１で反転した立ち
上がりのタイミングで保持する。この保持されたデータ
はＣＲＴ制御信号変換制御部２００から供給される水平
表示モード１選択信号ＨＭＯＤ１により制御される３ス
テート・バッファ・ゲート２７０からコントローラ３０
０へ液晶画像データＦＤＡＴとして供給される。ＣＲＴ
水平表示ピクセル数が６４０ピクセルを越える高精細表
示の場合に［２ビット／ピクセル］を選択する。本実施
例では水平表示ピクセル７２０ピクセルのモード２＋、
３＋、７＋が相当するが、ＰＣ１のグラフィック・アダ
プタから２８．３２２ＭＨｚで転送される画像データを
２５．１７５ＭＨｚで変換サンプリングして間引いてい
る為、６４０ピクセル表示として取り扱う。本例では前
記、出力部２５１は予備手段として用意されている。

【００３４】（３．４．２）［４ビット／ピクセル］出
力部構成回路 図１２は［４ビット／ピクセル］出力部を示し２８７か
ら２９０迄は面積諧調データ変換部１５０から供給され
るデジタル画像データＤＩＭの下位４ビットをＣＲＴ制
御信号変換制御部２００からのＣＲＴ画像データ転送ク
ロックＣＣＬＫにより順次シフトするレジスタである。 ラッチ回路２８２から２８５迄は［４ビット／ピクセル
］のデータを４組分、ＣＲＴ制御信号変換制御部２００
から供給される液晶画像データ転送クロックＦＣＬＫを
反転ゲート２８１で反転した立ち上がりのタイミングで
保持する。この保持されたデータはＣＲＴ制御信号変換
制御部２００から供給される水平表示モード２選択信号
ＨＭＯＤ２により制御をされる３ステート・バッファ・
ゲート２８６からコントローラ３００へ液晶画像データ
ＦＤＡＴとして供給される。本例ではモード０＋，１＋
，２＋、３＋、７＋、６，Ｄ，Ｅ，Ｆ，１０，１１、１
２および１３の場合［４ビット／ピクセル］を選択する
。

【００３５】（３．４．３）［８ビット・ピクセル］出
力部回路構成 図１３は［８ビット／ピクセル］出力部を示しラッチ回
路２９５、２９６は面積諧調データ変換部１５０から供
給されるデジタル画像データＤＩＭの下位８ビットをＣ
ＲＴ制御信号変換制御部２００からのＣＲＴ画像データ
転送クロックＣＣＬＫにより順次シフトするレジスタで
ある。ラッチ２９２、２９３は［８ビット／ピクセル］
のデータを２組分、ＣＲＴ制御信号変換制御部２００か
ら供給される液晶画像データ転送クロックＦＣＬＫを反
転ゲート２９１で反転した立ち上がりのタイミングで保
持する。この保持されたデータはＣＲＴ制御信号変換制
御部２００から供給される水平表示モード３選択信号Ｈ
ＭＯＤ３により制御される３ステート・バッファ・ゲー
ト２９４からコントローラ３００へ液晶画像データＦＤ
ＡＴとして供給される。ＣＲＴ水平表示ピクセル数が３
２０ピクセル以下で多諧調表示の場合に［８ビット／ピ
クセル］を選択する。本実施例では水平表示ピクセル３
２０ピクセルのモード４、５、Ｄ，１３が相当するが、
ＰＣ１のグラフィック・アダプタから１２．５８８ＭＨ
ｚで転送される画像データを２５．１７５ＭＨｚで変換
サンプリングしている為、６４０ピクセル表示として取
り扱う。本例では予備手段として用意されている。

【００３６】画像データ出力制御部２５０の各ブロック
の主要出力タイミングを図１５に示す。

【００３７】（４）変形例 （４．１）諧調変換部 本実施例においては、連続系の原色信号を変換し強誘電
性を有する液晶表示に用いた面積諧調に適用しやすいデ
ータ形式に変換制御する手法を示したが、アナログ演算
部および面積諧調データ変換部を各２ブロックずつ用い
ることによりＷＳの様により高速なデータ転送クロック
を有する信号の変換制御が可能である。この場合前記、
演算部は信号がその確定精度に整定する迄の時間（セッ
トリング・タイム）を必要とするため、多重で用いる事
は有効でない。

【００３８】（４．２）制御タイミング・ジェネレータ
部 本実施例では分周器２２３の分周比を固定としたが外部
信号、例えばモード信号等で分周比を可変できるプログ
ラマブル分周器を用いた場合にはアナログ画像データか
ら面積諧調デジタル・データに変換する際のレート変更
する事により任意の画像データの補間または間引きがお
こなえる。前記の機能により任意の水平表示サイズの選
択が可能となる。

【００３９】（４．３）画素データ出力制御部部本実施
例ではデータ出力を１、２または４ビット／ピクセル等
限定したが、液晶表示装置の有効表示領域の画素数を越
えない画素データを供給する整数Ｎにおける、Ｎビット
／ピクセルであれば構わない。前記出力制御により表示
装置の表示領域を表示画面に最適な大きさで表示する事
が可能であり、表示可能な諧調数または色数を可変でき
る。また表示画面の大きさが単一の場合はモード判定部
２０１等は不要となり出力制御部２５０からの出力も［
Ｎビット／ピクセル］固定とする事が可能である。

【００４０】

【発明の効果】以上説明した様に現在のＰＣ，ＷＳなど
の標準的な手法となっている、カラーパレット　　＋　
　Ｄ／Ａ変換によるアナログＲ，Ｇ，Ｂ信号および水平
、垂直同期信号を用いて、大画面でもコントラストの低
下を生じない強誘電性の液晶表示装置にＰＣまたはＷＳ
からの画像データを表示する事が可能となる。前記、表
示サイズおよび諧調数または色数はデータ変換周期と出
力制御部［Ｎビット／ピクセル］の組み合わせにより任
意に設定できる。

【図面の簡単な説明】

【図１】本発明の一実施例の表示制御装置および強誘電
性液晶表示装置の制御系の構成を示すブロック図

【図２
】実施例の表示装置に設けられたアナログ演算部ブロッ
ク図、

【図３】本実施例の表示装置に設けられたアナログ演算
部ブロック図、

【図４】面積諧調変換部のブロック図、

【図５】面積諧
調変換部の回路図、

【図６】ＣＲＴ制御信号変換制御部のブロック図、

【図
７】モード判定部の回路図、

【図８】液晶表示タイミングジェネレータ部図、

【図９
】信号スキュー部の回路図、

【図１０】本実施例に於ける表示制御装置の出力制御部
のブロック図、

【図１１】図１０のブロックを構成する回路図、

【図１
２】図１０のブロックを構成する回路図、

【図１３】図
１０のブロックを構成する回路図、

【図１４】本実施例
に於けるモード１２の場合のＣＲＴ表示と本表示制御に
よるＦＬＣのピクセル構成

【図１５】表示制御装置から
供給される主要信号のタイミング・チャート図、

【図１６】本実施例に用いたＰＣグラフィック・アダプ
タのモード一覧表（０−１３Ｈモード）を示す図、

【図
１７】表示ライン数の水平、垂直同期信号の極性による
判定条件を示す図、

【図１８】液晶の表示タイミングを生成する為の水平、
垂直フロント・ポーチ開始およびバック・ポーチ終了設
定値を示す図、

【図１９】４ビット／ピクセル］の面積諧調用ＲＯＭデ
ータを示す図、

【図２０】従来のアナログＲＧＢ信号変換演算部の回路
図、

【図２１】本実施例で用いたアナログＲＧＢ信号変換演
算部の回路図、

【図２２】従来の表示制御装置のブロック図、

【図２３
】従来の表示制御装置のブロック図、

【図２４】従来の
表示制御装置のブロック図である。

【符号の説明】

１　　パーソナル　　コンピュータ ５０　　表示制御装置 １００　　アナログ演算部 １０１　　赤色信号重み付け部 １０２　　緑色信号重み付け部 １０３　　青色信号重み付け部 １０４　　信号加算部 １１１　　演算増幅器 １１２　　演算増幅器 １１３　　演算増幅器 １１４　　演算増幅器 １１５　　抵抗器 １１６　　抵抗器 １１７　　抵抗器 １１８　　抵抗器 １１９　　抵抗器 １２０　　抵抗器 １２１　　抵抗器 １２２　　抵抗器 １２３　　抵抗器 １２４　　抵抗器 １５０　　面積諧調データ変換部 １５１　　デジタル変換部 １６１　　Ａ／Ｄ変換器 １６２　　ラッチ回路 １６３　　［２ビット／ピクセル］面積諧調データＲＯ
Ｍ１６４　　［４ビット／ピクセル］面積諧調データＲ
ＯＭ１６５　　［８ビット／ピクセル］面積諧調データ
ＲＯＭ１６６　　３ステート・バッファ・ゲート１６７
　　３ステート・バッファ・ゲート１６８　　３ステー
ト・バッファ・ゲート２００　　ＣＲＴ制御信号変換制
御部 ２０１　　モード判定部 ２０２　　液晶表示タイミングジェネレータ部２０３　
　信号スキュー部 ２０４　　ＡＮＤ論理 ２０５　　ワンショツト・マルチ・バイブレータ２０６
　　カウンタ ２０７　　大小比較判定論理 ２０８　　ＡＮＤ論理 ２０９　　ワンショツト・マルチ・バイブレータ２１０
　　カウンタ ２１１　　大小比較判定論理 ２１２　　表示ライン数判定論理 ２２０　　位相検出器 ２２１　　ループ・フィルタ ２２２　　電圧制御発信器 ２２３分周器 ２２４　　プログラマブル分周器 ２２５　　垂直同期フロント・ポーチ・プログラマブル
・カウンタ ２２６　　垂直同期バック・ポーチ・プログラマブル・
カウンタ ２２７　　水平同期フロント・ポーチ・プログラマブル
・カウンタ ２２８　　水平同期バック・ポーチ・プログラマブル・
カウンタ ２２９　　表示タイミング合成論理 ２３１　　プログラマブル・シフトレジスタ２３２　　
プログラマブル・シフトレジスタ２３３　　プログラマ
ブル・シフトレジスタ２３４　　プログラマブル・シフ
トレジスタ２０５　　ＡＮＤ論理 ２５０　　出力制御部 ２５１　　２ビット／ピクセル出力部 ２５２　　４ビット／ピクセル出力部 ２５３　　８ビット／ピクセル出力部 ２６１　　反転論理 ２６２　　ラッチ回路 ２６３　　ラッチ回路 ２６４　　ラッチ回路 ２６５　　ラッチ回路 ２６６　　ラッチ回路 ２６７　　ラッチ回路 ２６８　　ラッチ回路 ２６９　　ラッチ回路 ２７０　　３ステート・バッファ ２７１　　ラッチ回路 ２７２　　ラッチ回路 ２７３　　ラッチ回路 ２７４　　ラッチ回路 ２７５　　ラッチ回路 ２７６　　ラッチ回路 ２７７　　ラッチ回路 ２７８　　ラッチ回路 ２８１　　反転論理 ２８２　　ラッチ回路 ２８３　　ラッチ回路 ２８４　　ラッチ回路 ２８５　　ラッチ回路 ２８６　　３ステート・バッファ ２８７　　ラッチ回路 ２８８　　ラッチ回路 ２８９　　ラッチ回路 ２９０　　ラッチ回路 ２９１　　反転論理 ２９２　　ラッチ回路 ２９３　　ラッチ回路 ２９４　　３ステート・バッファ ２９５　　ラッチ回路 ２９６　　ラッチ回路 ３００　　コントローラ ３１０　　電源コントローラ ３２０　　コモンドライバ ３２１　　セグメントドライバ ３３０　　温度センサ ３４０　　表示器 ３５０　　表示画面 ３５１　　有効表示領域 ３５２　　枠 ５０１　　演算増幅器 ５０２　　演算増幅器 ５０３　　演算増幅器 ５０４　　演算増幅器 ５０５　　抵抗器 ５０６　　抵抗器 ５０７　　抵抗器 ５０８　　抵抗器 ５０９　　抵抗器 ５１０　　抵抗器 ５１１　　抵抗器 ５１２　　抵抗器 ５１３　　抵抗器 ５１４　　抵抗器 ５１５　　Ａ／Ｄ変換部 ５５１　　演算増幅器 ５５２　　演算増幅器 ５５３　　演算増幅器 ５５４　　Ａ／Ｄ変換器 ５５５Ａ／Ｄ変換器 ５５６　　Ａ／Ｄ変換器 ５５７　　デジタル乗算器 ６００　　強誘電性液晶表示装置 ６０１　　強誘電性液晶表示制御装置 ６０２　　マザー・ボード ６０３　　パーソナル　　コンピュータ６１０　　強誘
電性液晶表示装置 ６１１　　強誘電性液晶表示制御アダプタ６１２　　拡
張スロット ６１３　　パーソナル　　コンピュータ６２０　　ＣＲ
Ｔ表示装置 ６２１　　ＣＲＴ表示制御装置 ６２２　　マザー・ボード

Claims (3)

【特許請求の範囲】
1. 【請求項１】　　走査電極群と情報電極群を有する２枚
   の絶縁基板との間に、電界に対して双安定状態を有する
   強誘電性液晶素子を配置した表示装置に組み合わされ、
   連続系のＣＲＴアナログ原色信号を前記、表示装置の面
   積諧調信号に変換する手段を設けた事を特徴とする表示
   制御装置。
2. 【請求項２】　　前記演算手段が原色信号の重み付け量
   を変更する手段を有する請求項１の表示制御装置。
3. 【請求項３】　　走査電極群と情報電極群を有する２枚
   の絶縁基板との間に、電界に対して双安定を有する強誘
   電性液晶素子を配置した表示装置に組み合わされ、アナ
   ログＣＲＴ（Ｃａｔｈｏｄｅ　　Ｒａｙ　　Ｔｕｂｅ）
   と端子レベルで共通のインターフェースを持つ事を特徴
   とする表示制御装置。