JPH04330768A - Manufacture of semiconductor device - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 17
- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 43
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 43
- 238000005530 etching Methods 0.000 claims abstract description 30
- 239000010410 layer Substances 0.000 claims description 99
- 239000011229 interlayer Substances 0.000 claims description 20
- 238000000034 method Methods 0.000 claims description 7
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 30
- 229910000838 Al alloy Inorganic materials 0.000 description 9
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 229910010282 TiON Inorganic materials 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 4
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 239000000203 mixture Substances 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 229910052681 coesite Inorganic materials 0.000 description 2
- 229910052906 cristobalite Inorganic materials 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 230000005012 migration Effects 0.000 description 2
- 238000013508 migration Methods 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 229910052682 stishovite Inorganic materials 0.000 description 2
- 229910052905 tridymite Inorganic materials 0.000 description 2
- 229910001128 Sn alloy Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000011259 mixed solution Substances 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
Abstract
Description
【０００１】0001
【産業上の利用分野】この発明は、多層配線を有する半
導体装置の製造方法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device having multilayer wiring.
【０００２】0002
【従来の技術】従来、微細化の進む半導体装置の配線形
成工程では、一般に配線材料として、Ａｌ（アルミニウ
ム）合金が用いられている。このようなＡｌ合金は光の
反射率が高い。したがって、Ａｌ合金層を用いて多層配
線を形成する場合、下地段差に起因する配線層からの反
射光により、フォトリソグラフィ法に用いるレジストパ
ターンが断線し、所望の配線パターンを形成することが
できないという問題があった。2. Description of the Related Art Conventionally, an Al (aluminum) alloy has been generally used as a wiring material in the wiring formation process of semiconductor devices, which are becoming increasingly finer. Such an Al alloy has a high light reflectance. Therefore, when forming multilayer wiring using an Al alloy layer, the resist pattern used in photolithography is broken due to reflected light from the wiring layer due to the underlying step, making it impossible to form the desired wiring pattern. There was a problem.
【０００３】このような問題を解決する方法として、配
線層であるＡｌ合金層上にＴｉＮ膜およびＴｉＯＮ膜等
の反射防止膜を形成し、この反射防止膜により配線層か
らの反射光を防止する方法がある。[0003] As a method to solve such problems, an antireflection film such as a TiN film or a TiON film is formed on the Al alloy layer that is the wiring layer, and this antireflection film prevents light reflected from the wiring layer. There is a way.
【０００４】0004
【発明が解決しようとする課題】しかしながら、上述、
配線層上に形成した反射防止膜は容易にエッチング除去
することができないという問題があった。すなわち、多
層配線では、下層の配線層と上層の配線層とを電気的に
接続する場合、下層の配線層上に層間絶縁膜を形成しこ
の層間絶縁膜にスルーホールを形成し、このスルーホー
ルを通じて下層の配線層と上層の配線層とを電気的に接
続する。ここで、上述のＡｌ合金層上にＴｉＮ膜または
ＴｉＯＮ膜等の反射防止膜を形成した配線を下層の配線
層とした場合、層間絶縁膜にスルーホールを形成するに
は、通常、ＣＦ系のエッチングガスが用いられるが、反
射防止膜となるＴｉＮ膜またはＴｉＯＮ膜等を良好にエ
ッチング除去することができず、下層の配線層に反射防
止膜が残置するという問題があった。その結果、下層の
配線層と上層の配線層とのコンタクト抵抗の増大および
コンタクト抵抗のばらつきが生じるという問題があった
。[Problem to be solved by the invention] However, as mentioned above,
There is a problem in that the antireflection film formed on the wiring layer cannot be easily removed by etching. That is, in multilayer wiring, when electrically connecting a lower wiring layer and an upper wiring layer, an interlayer insulating film is formed on the lower wiring layer, a through hole is formed in this interlayer insulating film, and the through hole is The lower wiring layer and the upper wiring layer are electrically connected through the wiring layer. Here, when the lower wiring layer is a wiring in which an antireflection film such as a TiN film or a TiON film is formed on the above-mentioned Al alloy layer, a CF-based Although an etching gas is used, there is a problem in that the TiN film, TiON film, or the like that serves as the antireflection film cannot be satisfactorily etched away, and the antireflection film remains on the underlying wiring layer. As a result, there are problems in that the contact resistance between the lower wiring layer and the upper wiring layer increases and the contact resistance varies.
【０００５】また、反射防止膜となるＴｉＮ膜またはＴ
ｉＯＮ膜は、フッ化水素（ＨＦ）と水との混合液を用い
ると良好にエッチング除去することができるが、この場
合、下層の配線層であるＡｌ合金層までもエッチングさ
れるという問題があった。この発明の目的は、上記問題
点に鑑み、精密な配線パターン形状の配線層を得ること
ができ、かつ、各配線層間のコンタクト抵抗の増大およ
びコンタクト抵抗のばらつきを防止できる多層配線構造
の半導体装置の製造方法を提供することである。[0005] Also, TiN film or T
The iON film can be effectively etched away using a mixture of hydrogen fluoride (HF) and water, but in this case, there is a problem that the underlying wiring layer, the Al alloy layer, is also etched. Ta. In view of the above-mentioned problems, it is an object of the present invention to provide a semiconductor device with a multilayer wiring structure that can obtain wiring layers with a precise wiring pattern shape and that can prevent an increase in contact resistance and variation in contact resistance between each wiring layer. An object of the present invention is to provide a manufacturing method.
【０００６】[0006]
【課題を解決するための手段】請求項１記載の半導体装
置の製造方法は、次のようにする。第１の配線層上にシ
リコン窒化膜を形成し、このシリコン窒化膜上に反射防
止膜を形成する。そして、第１の配線層を配線パターン
形状に形成した後、シリコン窒化膜をエッチングストッ
パに用いて前記反射防止膜をエッチングして除去する。
そして、表面に層間絶縁膜を形成した後、この層間絶縁
膜およびシリコン窒化膜を選択的に除去してスルーホー
ルを形成する。このスルーホールを通じて前記第１の配
線層に電気的に接続した第２の配線層を形成する。A method of manufacturing a semiconductor device according to claim 1 is performed as follows. A silicon nitride film is formed on the first wiring layer, and an antireflection film is formed on the silicon nitride film. After forming the first wiring layer in the shape of a wiring pattern, the antireflection film is etched and removed using the silicon nitride film as an etching stopper. After forming an interlayer insulating film on the surface, the interlayer insulating film and silicon nitride film are selectively removed to form through holes. A second wiring layer is formed which is electrically connected to the first wiring layer through this through hole.
【０００７】請求項２記載の半導体装置の製造方法は、
次のようにする。第１の配線層上にシリコン窒化膜を形
成し、このシリコン窒化膜上に反射防止膜を形成する。
その後、第１の配線層を配線パターン形状に形成した後
、表面に層間絶縁膜を形成する。そして、シリコン窒化
膜をエッチングストッパに用いて層間絶縁膜および反射
防止膜を選択的にエッチングして除去する。そして、露
出したシリコン窒化膜を選択的に除去してスルーホール
を形成した後、このスルーホールを通じて前記第１の配
線層に電気的に接続した第２の配線層を形成する。The method for manufacturing a semiconductor device according to claim 2 comprises:
Do as follows. A silicon nitride film is formed on the first wiring layer, and an antireflection film is formed on the silicon nitride film. Thereafter, after forming the first wiring layer in the shape of a wiring pattern, an interlayer insulating film is formed on the surface. Then, using the silicon nitride film as an etching stopper, the interlayer insulating film and the antireflection film are selectively etched and removed. After selectively removing the exposed silicon nitride film to form a through hole, a second wiring layer is formed which is electrically connected to the first wiring layer through the through hole.
【０００８】[0008]
【作用】この発明の構成によれば、下層となる第１の配
線層上にシリコン窒化膜を形成し、このシリコン窒化膜
上に反射防止膜を形成する。そして、第１の配線層を配
線パターン形状に形成した後に、反射防止膜をエッチン
グする際に、シリコン窒化膜をエッチングストッパとし
て用いる。したがって、第１の配線層をエッチングする
ことがなく、かつ反射防止膜を容易かつ完全に除去する
ことができる。また、第１の配線層上に形成したシリコ
ン窒化膜は容易にエッチング除去することができる。し
たがって、スルーホール内で第１の配線層を完全に露出
することができる。According to the structure of the present invention, a silicon nitride film is formed on the first wiring layer which is the lower layer, and an antireflection film is formed on this silicon nitride film. After forming the first wiring layer in the shape of a wiring pattern, the silicon nitride film is used as an etching stopper when etching the antireflection film. Therefore, the antireflection film can be easily and completely removed without etching the first wiring layer. Further, the silicon nitride film formed on the first wiring layer can be easily etched away. Therefore, the first wiring layer can be completely exposed within the through hole.
【０００９】[0009]
【実施例】図１（ａ） 〜（ｆ） はこの発明の第１の
実施例の半導体装置の製造方法を示す工程順断面図であ
る。図１（ａ） に示すように、シリコン基板１上に絶
縁膜２を介して、下からＡｌ合金層からなる第１の配線
層３，シリコン窒化膜４および反射防止膜となるＴｉＮ
膜５の順に形成する。ＴｉＮ膜５の膜厚は、１００〜５
００Å程度である。DESCRIPTION OF THE PREFERRED EMBODIMENTS FIGS. 1A to 1F are step-by-step sectional views showing a method of manufacturing a semiconductor device according to a first embodiment of the present invention. As shown in FIG. 1(a), a first wiring layer 3 made of an Al alloy layer, a silicon nitride film 4, and a TiN film serving as an antireflection film are deposited on a silicon substrate 1 via an insulating film 2 from below.
Film 5 is formed in this order. The thickness of the TiN film 5 is 100 to 5
It is about 00 Å.
【００１０】次に、図１（ｂ） に示すように、フォト
リソグラフィ法によりレジストパターン（図示せず）を
形成し、このレジストパターンを用いて、第１の配線層
３，シリコン窒化膜４およびＴｉＮ膜５をエッチングす
ることにより、第１の配線層３を配線バターン形状に形
成する。この際、反射防止膜となるＴｉＮ膜４は、第１
の配線層３による反射光を防止する。これにより、反射
光によるレジストパターンの断線を防止することができ
る。
したがって、精密に第１の配線層３を配線パターン形状
に形成することができる。Next, as shown in FIG. 1(b), a resist pattern (not shown) is formed by photolithography, and this resist pattern is used to form the first wiring layer 3, silicon nitride film 4, and By etching the TiN film 5, the first wiring layer 3 is formed into a wiring pattern shape. At this time, the TiN film 4 serving as the antireflection film is
This prevents light from being reflected by the wiring layer 3. Thereby, disconnection of the resist pattern due to reflected light can be prevented. Therefore, the first wiring layer 3 can be precisely formed into a wiring pattern shape.
【００１１】次に、図１（ｃ） に示すように、フッ化
水素（ＨＦ）と水との混合液を用いたウエットエッチン
グにより、ＴｉＮ膜５をエッチングして除去する。この
際、反射防止膜であるＴｉＮ膜５は良好にエッチングす
ることができ、しかもシリコン窒化膜４がエッチングス
トッパとなるため、第１の配線層３はエッチングされる
ことがない。Next, as shown in FIG. 1C, the TiN film 5 is etched and removed by wet etching using a mixture of hydrogen fluoride (HF) and water. At this time, the TiN film 5, which is an antireflection film, can be etched well, and the silicon nitride film 4 serves as an etching stopper, so the first wiring layer 3 is not etched.
【００１２】次に、図１（ｄ） に示すように、表面に
ＳｉＯ２ 等からなる層間絶縁膜６を形成し、この層間
絶縁膜６上にフォトレジスト層７を形成する。このフォ
トレジスト層７には、スルーホール形成のための開口を
パターニングする。次に、図１（ｅ） に示すように、
フォトレジスト層７をマスクとして、層間絶縁膜６およ
びシリコン窒化膜４を選択的に除去することにより、ス
ルーホール８を形成する。この際、層間絶縁膜６および
シリコン窒化膜４は、ＣＦ系のガスを用いたドライエッ
チングにより容易に除去することができる。Next, as shown in FIG. 1(d), an interlayer insulating film 6 made of SiO2 or the like is formed on the surface, and a photoresist layer 7 is formed on this interlayer insulating film 6. This photoresist layer 7 is patterned with openings for forming through holes. Next, as shown in Figure 1(e),
Through holes 8 are formed by selectively removing interlayer insulating film 6 and silicon nitride film 4 using photoresist layer 7 as a mask. At this time, interlayer insulating film 6 and silicon nitride film 4 can be easily removed by dry etching using CF-based gas.
【００１３】そして、図１（ｆ） に示すように、第１
の配線層３上に第２の配線層９を形成し、第１の配線層
３と第２の配線層９とをスルーホールを通じて電気的に
接続する。この第１の実施例によれば、反射防止膜とな
るＴｉＮ膜５をエッチングして除去する際に、シリコン
窒化膜４をエッチングストッパして用いることにより、
Ａｌ合金からなる第１の配線層３がエッチングされるの
をなくすことができる。また、反射防止膜となるＴｉＮ
膜５をスルーホール８を形成する前にエッチングして除
去するため、良好にエッチングすることができ、シリコ
ン窒化膜４上にＴｉＮ膜５のエッチング残りが生じるこ
とがない。また、エッチングストッパして用いたシリコ
ン窒化膜４は、ドライエッチングにより容易に除去する
ことができる。したがって、スルーホール８内で第１の
配線層３を完全に露出させることができる。その結果、
第１の配線層３と第２の配線層９とのコンタクト抵抗が
低く、コンタクト抵抗のばらつきも少ない、良好なコン
タクト特性を有する多層配線構造の半導体装置を得るこ
とができる。Then, as shown in FIG. 1(f), the first
A second wiring layer 9 is formed on the wiring layer 3, and the first wiring layer 3 and the second wiring layer 9 are electrically connected through through holes. According to this first embodiment, when etching and removing the TiN film 5 serving as an antireflection film, the silicon nitride film 4 is used as an etching stopper.
The first wiring layer 3 made of Al alloy can be prevented from being etched. In addition, TiN, which serves as an anti-reflection film,
Since the film 5 is etched and removed before forming the through hole 8, the etching can be performed well, and no etching residue of the TiN film 5 is left on the silicon nitride film 4. Further, the silicon nitride film 4 used as an etching stopper can be easily removed by dry etching. Therefore, the first wiring layer 3 can be completely exposed within the through hole 8. the result,
It is possible to obtain a semiconductor device with a multilayer wiring structure having good contact characteristics, with low contact resistance between the first wiring layer 3 and the second wiring layer 9, and little variation in contact resistance.
【００１４】図２（ａ） 〜図２（ｇ） はこの発明の
第２の実施例の半導体装置の製造方法を示す工程順断面
図である。図２（ａ） に示すように、シリコン基板１
上に絶縁膜２を介して、下からＡｌ合金層からなる第１
の配線層３，シリコン窒化膜４および反射防止膜となる
ＴｉＮ膜５の順に形成する。FIGS. 2(a) to 2(g) are step-by-step sectional views showing a method of manufacturing a semiconductor device according to a second embodiment of the present invention. As shown in FIG. 2(a), a silicon substrate 1
A first layer made of an Al alloy layer is formed from below with an insulating film 2 interposed therebetween.
A wiring layer 3, a silicon nitride film 4, and a TiN film 5 serving as an antireflection film are formed in this order.
【００１５】次に、図２（ｂ） に示すように、フォト
リソグラフィ法によりレジストパターン（図示せず）を
形成し、このレジストパターンを用いて、第１の配線層
３，シリコン窒化膜４およびＴｉＮ膜５をエッチングす
ることにより、第１の配線層３を配線バターン形状に形
成する。この際、反射防止膜となるＴｉＮ膜５は、反射
光を防止する。これにより、反射光によるレジストパタ
ーンの断線を防止することができる。したがって、精密
に第１の配線層３を配線パターン形状に形成することが
できる。Next, as shown in FIG. 2(b), a resist pattern (not shown) is formed by photolithography, and this resist pattern is used to form the first wiring layer 3, silicon nitride film 4, and By etching the TiN film 5, the first wiring layer 3 is formed into a wiring pattern shape. At this time, the TiN film 5 serving as an antireflection film prevents reflected light. Thereby, disconnection of the resist pattern due to reflected light can be prevented. Therefore, the first wiring layer 3 can be precisely formed into a wiring pattern shape.
【００１６】次に、図２（ｃ） に示すように、表面に
ＳｉＯ２ 等からなる層間絶縁膜６を形成し、この層間
絶縁膜６上にフォトレジスト層７を形成する。このフォ
トレジスト層７には、スルーホール形成のための開口を
パターニングする。次に、図２（ｄ） に示すように、
フォトレジスト層７をマスクとして、層間絶縁膜６およ
びＴｉＮ膜５を選択的にエッチングして除去する。この
際、シリコン窒化膜上４にＴｉＮ膜５のエッチング残り
１０が生じる場合がある。Next, as shown in FIG. 2(c), an interlayer insulating film 6 made of SiO2 or the like is formed on the surface, and a photoresist layer 7 is formed on this interlayer insulating film 6. This photoresist layer 7 is patterned with openings for forming through holes. Next, as shown in Figure 2(d),
Using photoresist layer 7 as a mask, interlayer insulating film 6 and TiN film 5 are selectively etched and removed. At this time, etching residues 10 of the TiN film 5 may be left on the silicon nitride film 4.
【００１７】次に、図２（ｅ） に示すように、フッ化
水素（ＨＦ）と水との混合液を用いたウエットエッチン
グにより、シリコン窒化膜４上に残置したＴｉＮ膜５の
エッチング残り１０をエッチングして完全に除去する。
この際、反射防止膜であるＴｉＮ膜５は良好にエッチン
グすることができ、しかもシリコン窒化膜４がエッチン
グストッパとなるため、第１の配線層３はエッチングさ
れることがない。Next, as shown in FIG. 2(e), the remaining 10 parts of the TiN film 5 left on the silicon nitride film 4 are removed by wet etching using a mixture of hydrogen fluoride (HF) and water. etched and completely removed. At this time, the TiN film 5, which is an antireflection film, can be etched well, and the silicon nitride film 4 serves as an etching stopper, so the first wiring layer 3 is not etched.
【００１８】次に、図２（ｆ） に示すように、フォト
レジスト層７をマスクとして、ドライエッチングにより
シリコン窒化膜４を除去することにより、スルーホール
８を形成する。そして、図２（ｇ） に示すように、第
１の配線層３上に第２の配線層９を形成し、第１の配線
層３と第２の配線層９とをスルーホール８を通じて電気
的に接続する。Next, as shown in FIG. 2(f), using the photoresist layer 7 as a mask, the silicon nitride film 4 is removed by dry etching to form a through hole 8. Then, as shown in FIG. 2(g), a second wiring layer 9 is formed on the first wiring layer 3, and electricity is connected between the first wiring layer 3 and the second wiring layer 9 through the through hole 8. Connect to
【００１９】この第２の実施例によれば、層間絶縁膜６
および反射防止膜であるＴｉＮ膜５を選択的にエッチン
グ除去した際に、ＴｉＮ膜５のエッチング残り１０が生
じても、さらに、シリコン窒化膜４をエッチングストッ
パに用いてＴｉＮ膜５のエッチング残り１０をエッチン
グする。これにより、ＴｉＮ膜５を完全に除去すること
ができ、かつ第１の配線層３がエッチングされるのをな
くすことができる。また、エッチングストッパして用い
るシリコン窒化膜４は、ドライエッチングにより容易に
除去することができる。したがって、スルーホール８内
で第１の配線層３を完全に露出させることができる。そ
の結果、第１の配線層３と第２の配線層９とのコンタク
ト抵抗が低く、コンタクト抵抗のばらつきも少ない、良
好なコンタクト特性を有する多層配線構造の半導体装置
を得ることができる。According to this second embodiment, the interlayer insulating film 6
When the TiN film 5, which is an anti-reflection film, is selectively etched away, even if etching remains 10 of the TiN film 5, the silicon nitride film 4 is used as an etching stopper to remove the etching remaining 10 of the TiN film 5. etching. Thereby, the TiN film 5 can be completely removed and the first wiring layer 3 can be prevented from being etched. Further, the silicon nitride film 4 used as an etching stopper can be easily removed by dry etching. Therefore, the first wiring layer 3 can be completely exposed within the through hole 8. As a result, it is possible to obtain a semiconductor device with a multilayer wiring structure having good contact characteristics, with low contact resistance between the first wiring layer 3 and the second wiring layer 9 and little variation in contact resistance.
【００２０】また、この第２の実施例によれば、第２の
配線層９と電気的に接続した以外の領域の第１の配線層
３の最上部には、ＴｉＮ膜５が存在する。このように配
線層上の最上部にＴｉＮ膜が存在する構造の配線は、ス
トレスマイグレーション耐性に優れていることが知られ
ている。したがって、ストレスマイグレーション耐性を
向上させた高信頼性の配線を得ることができる。Furthermore, according to the second embodiment, the TiN film 5 is present on the top of the first wiring layer 3 in areas other than those electrically connected to the second wiring layer 9. It is known that a wiring having such a structure in which a TiN film is present at the top of the wiring layer has excellent stress migration resistance. Therefore, highly reliable wiring with improved stress migration resistance can be obtained.
【００２１】なお、この第１および第２の実施例では、
配線構造を第１の配線層３および第２の配線層９からな
る２層構造としたが、これに限らず、各層間に層間絶縁
膜を介した３層以上の多層配線構造の半導体装置にも適
用できる。また、第１および第２の配線層３，９は、Ａ
ｌ合金の単層からなるが、これに限らず、例えば下から
Ｔｉ／ＴｉＮ／Ａｌ合金といった多層構造としても良い
。[0021] In the first and second embodiments,
Although the wiring structure is a two-layer structure consisting of the first wiring layer 3 and the second wiring layer 9, the present invention is not limited to this, and the present invention is applicable to semiconductor devices having a multilayer wiring structure of three or more layers with an interlayer insulating film interposed between each layer. can also be applied. Further, the first and second wiring layers 3 and 9 are
Although it is made of a single layer of l alloy, it is not limited to this, and may have a multilayer structure of, for example, Ti/TiN/Al alloy from the bottom.
【００２２】また、この第１および第２の実施例では、
フッ化水素（ＨＦ）と水との混合液を用いたウエットエ
ッチングにより、シリコン窒化膜４上に形成した反射防
止膜であるＴｉＮ膜５を選択的に除去したが、これに限
らず、シリコン窒化膜４とＴｉＮ膜５との選択比がとれ
る方法であれば、どのようなエッチング方法を用いても
良い。[0022] Furthermore, in the first and second embodiments,
Although the TiN film 5, which is an antireflection film formed on the silicon nitride film 4, was selectively removed by wet etching using a mixed solution of hydrogen fluoride (HF) and water, the present invention is not limited to this. Any etching method may be used as long as it provides a selectivity ratio between the film 4 and the TiN film 5.
【００２３】また、この第１および第２の実施例では、
反射防止膜としてＴｉＮ膜５を用いたが、これに限らず
、ＴｉＯＮ膜でも良い。[0023] Furthermore, in the first and second embodiments,
Although the TiN film 5 is used as the antireflection film, the present invention is not limited to this, and a TiON film may also be used.
【００２４】[0024]
【発明の効果】この発明の半導体装置の製造方法によれ
ば、第１の配線層上にシリコン窒化膜を形成し、このシ
リコン窒化膜上に反射防止膜を形成する。そして、第１
の配線層を配線パターン形状に形成した後に、反射防止
膜をエッチングする際に、シリコン窒化膜をエッチング
ストッパとして用いる。したがって、第１の配線層をエ
ッチングすることがなく、かつ、反射防止膜を容易かつ
完全に除去することができる。また、第１の配線層上に
形成したシリコン窒化膜は容易にエッチング除去するこ
とができる。したがって、スルーホール内で第１の配線
層を完全に露出することができる。According to the method of manufacturing a semiconductor device of the present invention, a silicon nitride film is formed on the first wiring layer, and an antireflection film is formed on the silicon nitride film. And the first
After forming the wiring layer in the shape of a wiring pattern, the silicon nitride film is used as an etching stopper when etching the antireflection film. Therefore, the first wiring layer is not etched, and the antireflection film can be easily and completely removed. Further, the silicon nitride film formed on the first wiring layer can be easily etched away. Therefore, the first wiring layer can be completely exposed within the through hole.
【００２５】その結果、精密な第１の配線層を配線パタ
ーンに形成することができ、かつ第１の配線層と第２の
配線層とのコンタクト抵抗が低く、コンタクト抵抗のば
らつきも少ない、良好なコンタクト特性を有する多層配
線構造の半導体装置を得ることができる。As a result, it is possible to form a precise first wiring layer into a wiring pattern, and the contact resistance between the first wiring layer and the second wiring layer is low, and there is little variation in contact resistance. A semiconductor device with a multilayer wiring structure having excellent contact characteristics can be obtained.
【図１】図１（ａ） 〜（ｆ） はこの発明の第１の実
施例の半導体装置の製造方法を示す工程順断面図である
。1A to 1F are step-by-step sectional views showing a method for manufacturing a semiconductor device according to a first embodiment of the present invention; FIG.
【図２】図２（ａ） 〜（ｇ） はこの発明の第２の実
施例の半導体装置の製造方法を示す工程順断面図である
。2A to 2G are step-by-step cross-sectional views showing a method for manufacturing a semiconductor device according to a second embodiment of the present invention.
１ シリコン基板 ２ 絶縁膜 ３ 第１の配線層 ４ シリコン窒化膜 ５ ＴｉＮ膜（反射防止膜） ６ 層間絶縁膜 ８ スルーホール ９ 第２の配線層 1 Silicon substrate 2 Insulating film 3 First wiring layer 4 Silicon nitride film 5 TiN film (anti-reflection film) 6 Interlayer insulation film 8 Through hole 9 Second wiring layer
Claims (2)
成する工程と、このシリコン窒化膜上に反射防止膜を形
成する工程と、前記第１の配線層を配線パターン形状に
形成する工程と、前記シリコン窒化膜をエッチングスト
ッパに用いて前記反射防止膜をエッチングして除去する
工程と、表面に層間絶縁膜を形成する工程と、この層間
絶縁膜および前記シリコン窒化膜を選択的に除去してス
ルーホールを形成する工程と、このスルーホールを通じ
て前記第１の配線層に電気的に接続した第２の配線層を
形成する工程とを含む半導体装置の製造方法。1. A step of forming a silicon nitride film on a first wiring layer, a step of forming an antireflection film on the silicon nitride film, and a step of forming the first wiring layer in the shape of a wiring pattern. a step of etching and removing the antireflection film using the silicon nitride film as an etching stopper; a step of forming an interlayer insulating film on the surface; and selectively removing the interlayer insulating film and the silicon nitride film. A method for manufacturing a semiconductor device, comprising the steps of: forming a through hole; and forming a second wiring layer electrically connected to the first wiring layer through the through hole.
成する工程と、このシリコン窒化膜上に反射防止膜を形
成する工程と、前記第１の配線層を配線パターン形状に
形成する工程と、表面に層間絶縁膜を形成する工程と、
前記シリコン窒化膜をエッチングストッパに用いて前記
層間絶縁膜および前記反射防止膜を選択的にエッチング
して除去する工程と、露出したシリコン窒化膜を選択的
に除去してスルーホールを形成する工程と、このスルー
ホールを通じて前記第１の配線層に電気的に接続した第
２の配線層を形成する工程とを含む半導体装置の製造方
法。2. A step of forming a silicon nitride film on a first wiring layer, a step of forming an antireflection film on the silicon nitride film, and a step of forming the first wiring layer in the shape of a wiring pattern. and a step of forming an interlayer insulating film on the surface.
a step of selectively etching and removing the interlayer insulating film and the antireflection film using the silicon nitride film as an etching stopper; and a step of selectively removing the exposed silicon nitride film to form a through hole. and forming a second wiring layer electrically connected to the first wiring layer through the through hole.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3020869A JP3040500B2 (en) | 1991-02-14 | 1991-02-14 | Method for manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP3020869A JP3040500B2 (en) | 1991-02-14 | 1991-02-14 | Method for manufacturing semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04330768A true JPH04330768A (en) | 1992-11-18 |
| JP3040500B2 JP3040500B2 (en) | 2000-05-15 |
Family
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3020869A Expired - Fee Related JP3040500B2 (en) | 1991-02-14 | 1991-02-14 | Method for manufacturing semiconductor device |
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| Country | Link |
|---|---|
| JP (1) | JP3040500B2 (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5459354A (en) * | 1992-12-25 | 1995-10-17 | Nippon Steel Corporation | Semiconductor device with improved insulation of wiring structure from a gate electrode |
| US5635763A (en) * | 1993-03-22 | 1997-06-03 | Sanyo Electric Co., Ltd. | Semiconductor device having cap-metal layer |
| JP4972257B2 (en) * | 1999-06-01 | 2012-07-11 | 東京エレクトロン株式会社 | Manufacturing method of semiconductor device |
-
1991
- 1991-02-14 JP JP3020869A patent/JP3040500B2/en not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US5459354A (en) * | 1992-12-25 | 1995-10-17 | Nippon Steel Corporation | Semiconductor device with improved insulation of wiring structure from a gate electrode |
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| JP4972257B2 (en) * | 1999-06-01 | 2012-07-11 | 東京エレクトロン株式会社 | Manufacturing method of semiconductor device |
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