JPH04330723A - 半導体製造装置及び半導体装置の製造方法 - Google Patents
半導体製造装置及び半導体装置の製造方法Info
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- JPH04330723A JPH04330723A JP1445691A JP1445691A JPH04330723A JP H04330723 A JPH04330723 A JP H04330723A JP 1445691 A JP1445691 A JP 1445691A JP 1445691 A JP1445691 A JP 1445691A JP H04330723 A JPH04330723 A JP H04330723A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 77
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 26
- 239000000758 substrate Substances 0.000 claims abstract description 47
- 238000000034 method Methods 0.000 claims abstract description 12
- 238000001312 dry etching Methods 0.000 claims description 18
- 239000007789 gas Substances 0.000 description 22
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 9
- 229920005591 polysilicon Polymers 0.000 description 8
- 235000019406 chloropentafluoroethane Nutrition 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 4
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000000992 sputter etching Methods 0.000 description 2
- 229910052786 argon Inorganic materials 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 239000012495 reaction gas Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体製造装置及び半
導体装置の製造方法、特に半導体基板の両面をドライエ
ッチングできる半導体製造装置とかかる半導体製造装置
を使用する半導体装置の製造方法に関する。昨今の高集
積化された半導体装置、例えば１６ＭＤＲＡＭの半導体
装置に見られるようにその配線パターン幅は、ハーフミ
クロンの領域となっている。そしてかかる細密な配線パ
ターンを形成するためのエッチング方法は、プラズマエ
ッチングやスパッタエッチング等のドライエッチング方
法が主流となっている。
導体装置の製造方法、特に半導体基板の両面をドライエ
ッチングできる半導体製造装置とかかる半導体製造装置
を使用する半導体装置の製造方法に関する。昨今の高集
積化された半導体装置、例えば１６ＭＤＲＡＭの半導体
装置に見られるようにその配線パターン幅は、ハーフミ
クロンの領域となっている。そしてかかる細密な配線パ
ターンを形成するためのエッチング方法は、プラズマエ
ッチングやスパッタエッチング等のドライエッチング方
法が主流となっている。
【０００２】
【従来の技術】次に、従来のドライエッチング装置につ
いて図２を参照しながら説明する。図２は、従来のドラ
イエッチング装置を説明するための図であって、同図（
ａ） はドライエッチング装置の模式的側断面図、同図
（ｂ） は縮小投影法により半導体ウェーハに被着した
レジストを感光する状態を模式的に示す要部側断面図で
ある。なお、本明細書においては、同一部品、同一材料
等に対しては全図をとおして同じ符号を付与してある。
いて図２を参照しながら説明する。図２は、従来のドラ
イエッチング装置を説明するための図であって、同図（
ａ） はドライエッチング装置の模式的側断面図、同図
（ｂ） は縮小投影法により半導体ウェーハに被着した
レジストを感光する状態を模式的に示す要部側断面図で
ある。なお、本明細書においては、同一部品、同一材料
等に対しては全図をとおして同じ符号を付与してある。
【０００３】従来のドライエッチング装置は、同図（ａ
） に示す如く、反応室２１と、反応室２１内に気体、
例えばアルゴンガスを導入するガス導入ノズル２１ａ
と、反応室２１内に配設されて半導体基板１１を載置す
るアース電極２２と、反応室２１と対向して配設された
放電電極２３と、放電電極２３に接続した高周波電源、
例えば１３．５６ＭＨｚの高周波電圧を発生する高周波
電源２４とを含んで構成したものである。
） に示す如く、反応室２１と、反応室２１内に気体、
例えばアルゴンガスを導入するガス導入ノズル２１ａ
と、反応室２１内に配設されて半導体基板１１を載置す
るアース電極２２と、反応室２１と対向して配設された
放電電極２３と、放電電極２３に接続した高周波電源、
例えば１３．５６ＭＨｚの高周波電圧を発生する高周波
電源２４とを含んで構成したものである。
【０００４】かかる構成のドライエッチング装置を使用
してのドライエッチング方法は、同図（ａ） に示す如
く、ガス導入ノズル２１ａ から反応ガス、例えばＳＦ
６ ガスとＣ２ＣｌＦ５ガスとの混合ガスを０．１〜０
．４（Ｔｏｒｒ）程度の圧力で導入した反応室２１内に
配設され、例えば表面にパターニングされたレジスト１
２を被着した半導体基板１１を載置したアース電極２２
と高周波電源２４と接続した放電電極２３との間のグロ
ー放電により ＳＦ５＋ イオン１３ａ等を含むラジカ
ルなガスを発生させ、そしてこのラジカルなガスを半導
体基板１１の表面に衝突させて、半導体基板１１表面の
レジスト１２を被着してない領域、例えばポリシリコン
（Ｐｏｌｙ Ｓｉｌｉｃｏｎ；多結晶シリコン） 膜（
図示せず）をエッチングして除去するものであった。
してのドライエッチング方法は、同図（ａ） に示す如
く、ガス導入ノズル２１ａ から反応ガス、例えばＳＦ
６ ガスとＣ２ＣｌＦ５ガスとの混合ガスを０．１〜０
．４（Ｔｏｒｒ）程度の圧力で導入した反応室２１内に
配設され、例えば表面にパターニングされたレジスト１
２を被着した半導体基板１１を載置したアース電極２２
と高周波電源２４と接続した放電電極２３との間のグロ
ー放電により ＳＦ５＋ イオン１３ａ等を含むラジカ
ルなガスを発生させ、そしてこのラジカルなガスを半導
体基板１１の表面に衝突させて、半導体基板１１表面の
レジスト１２を被着してない領域、例えばポリシリコン
（Ｐｏｌｙ Ｓｉｌｉｃｏｎ；多結晶シリコン） 膜（
図示せず）をエッチングして除去するものであった。
【０００５】
【発明が解決しようとする課題】ところが、前述のポリ
シリコン膜は、半導体基板１１の表面だけに形成すれば
足りることであるが、このポリシリコン膜は、通常、Ｃ
ＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔ
ｉｏｎ；化学気相成長） 法により形成することから半
導体基板１１の裏面にも付随的に形成されることとなる
。
シリコン膜は、半導体基板１１の表面だけに形成すれば
足りることであるが、このポリシリコン膜は、通常、Ｃ
ＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔ
ｉｏｎ；化学気相成長） 法により形成することから半
導体基板１１の裏面にも付随的に形成されることとなる
。
【０００６】このために前述のスパッタエッチングによ
り半導体基板１１表面のポリシリコン膜の大方をエッチ
ングして除去すると、表面に残されたポリシリコン膜と
裏面に完全な姿で残っているポリシリコン膜との応力の
バランスが崩れて半導体基板１１が同図（ｂ） に示す
ように反ることとなる。したがって、次なる製造工程に
おいて新たにレジスト１２を半導体基板１１表面に被着
し、レチクル１４を透過した紫外線１５を縮小レンズ１
６により半導体基板１１に被着したレジスト１２に結像
しようとすると、半導体基板１１の反りのために焦点位
置がずれてレチクル１４のパターンがレジスト１２に正
確に転写できないという問題があった。
り半導体基板１１表面のポリシリコン膜の大方をエッチ
ングして除去すると、表面に残されたポリシリコン膜と
裏面に完全な姿で残っているポリシリコン膜との応力の
バランスが崩れて半導体基板１１が同図（ｂ） に示す
ように反ることとなる。したがって、次なる製造工程に
おいて新たにレジスト１２を半導体基板１１表面に被着
し、レチクル１４を透過した紫外線１５を縮小レンズ１
６により半導体基板１１に被着したレジスト１２に結像
しようとすると、半導体基板１１の反りのために焦点位
置がずれてレチクル１４のパターンがレジスト１２に正
確に転写できないという問題があった。
【０００７】本発明は、このような問題を解消するため
になされたものであって、その目的は半導体基板の両面
をドライエッチングできる半導体製造装置とかかる半導
体製造装置を使用する半導体装置の製造方法とを提供す
ることにある。
になされたものであって、その目的は半導体基板の両面
をドライエッチングできる半導体製造装置とかかる半導
体製造装置を使用する半導体装置の製造方法とを提供す
ることにある。
【０００８】
【課題を解決するための手段】前記半導体製造装置は、
図１に示すように、半導体基板１１の側面乃至側面近傍
を支持し、かつ支持した半導体基板１１を電気的に接地
する分割型アース電極３３と、高周波電源２４に電気的
に接続され、かつ分割型アース電極３３に支持される半
導体基板１１の表面に対向するように配置される第１の
対向電極３１と、高周波電源２４に電気的に接続され、
かつ分割型アース電極３３に支持される半導体基板１１
の裏面に対向するように配置される第２の対向電極３２
とを反応室２１内に有し、反応室２１内にガスを通じ、
半導体基板１１表面及び裏面をドライエッチングするよ
うに構成することにより達成される。
図１に示すように、半導体基板１１の側面乃至側面近傍
を支持し、かつ支持した半導体基板１１を電気的に接地
する分割型アース電極３３と、高周波電源２４に電気的
に接続され、かつ分割型アース電極３３に支持される半
導体基板１１の表面に対向するように配置される第１の
対向電極３１と、高周波電源２４に電気的に接続され、
かつ分割型アース電極３３に支持される半導体基板１１
の裏面に対向するように配置される第２の対向電極３２
とを反応室２１内に有し、反応室２１内にガスを通じ、
半導体基板１１表面及び裏面をドライエッチングするよ
うに構成することにより達成される。
【０００９】また、前記半導体装置の製造方法は、被膜
を被着した半導体基板１１の表面及び裏面に各々対向す
る第１及び第２の対向電極３１，３２を配置し、半導体
基板１１の表面及び裏面とを同時にドライエッチングを
行う工程を含ませて構成する。
を被着した半導体基板１１の表面及び裏面に各々対向す
る第１及び第２の対向電極３１，３２を配置し、半導体
基板１１の表面及び裏面とを同時にドライエッチングを
行う工程を含ませて構成する。
【００１０】
【作用】本発明の半導体製造装置及び半導体装置の製造
方法は、パターンニングしたレジスト１２を被着した半
導体基板１１の表面で、レジスト１２を被着してない領
域の被膜をドライエッチングにより除去する際に、半導
体基板１１の裏面に形成された被膜をも同時にドライエ
ッチングして除去するように構成している。したがって
、半導体基板１１の表裏面に加わる応力は極めて小さく
なることにより、半導体基板１１は反ることはない。
方法は、パターンニングしたレジスト１２を被着した半
導体基板１１の表面で、レジスト１２を被着してない領
域の被膜をドライエッチングにより除去する際に、半導
体基板１１の裏面に形成された被膜をも同時にドライエ
ッチングして除去するように構成している。したがって
、半導体基板１１の表裏面に加わる応力は極めて小さく
なることにより、半導体基板１１は反ることはない。
【００１１】
【実施例】以下、本発明の一実施例について図１を参照
しながら説明する。図１は、本発明の一実施例のドライ
エッチング装置を説明するための図であって、同図（ａ
） はドライエッチング装置の模式的側断面図、同図（
ｂ） はＡ−Ａ線からの要部上面視である。
しながら説明する。図１は、本発明の一実施例のドライ
エッチング装置を説明するための図であって、同図（ａ
） はドライエッチング装置の模式的側断面図、同図（
ｂ） はＡ−Ａ線からの要部上面視である。
【００１２】本発明の一実施例の半導体製造装置は、同
図（ａ） に示す如く、内部に広い空間を有する反応室
２１と、反応室２１内に反応ガス、例えばＳＦ６ ガス
とＣ２ＣｌＦ５ガスとの混合ガスを導入するガス導入ノ
ズル２１ａ と、反応室２１に配設されて半導体基板１
１の外周を支持して電気的に接地する第１の半割型アー
ス電極３３ａ と第２の半割型アース電極３３ｂ より
なる分割型アース電極３３と、高周波電源２４に電気的
に接続され且つ分割型アース電極３３に支持される半導
体基板１１の表面に対向して配置した第１の対向電極３
１と、高周波電源２４に電気的に接続され且つ分割型ア
ース電極３３に支持される半導体基板１１の裏面に対向
して配置された第２の対向電極３２とで構成したもので
ある。
図（ａ） に示す如く、内部に広い空間を有する反応室
２１と、反応室２１内に反応ガス、例えばＳＦ６ ガス
とＣ２ＣｌＦ５ガスとの混合ガスを導入するガス導入ノ
ズル２１ａ と、反応室２１に配設されて半導体基板１
１の外周を支持して電気的に接地する第１の半割型アー
ス電極３３ａ と第２の半割型アース電極３３ｂ より
なる分割型アース電極３３と、高周波電源２４に電気的
に接続され且つ分割型アース電極３３に支持される半導
体基板１１の表面に対向して配置した第１の対向電極３
１と、高周波電源２４に電気的に接続され且つ分割型ア
ース電極３３に支持される半導体基板１１の裏面に対向
して配置された第２の対向電極３２とで構成したもので
ある。
【００１３】このように構成した半導体製造装置を使用
した本発明の一実施例の半導体装置の製造方法は、同図
（ａ） に示すように、ガス導入ノズル２１ａ から反
応ガス、例えばＳＦ６ ガスとＣ２ＣｌＦ５ガスとの混
合ガスを０．１〜０．４（Ｔｏｒｒ）程度の圧力で導入
した反応室２１内に配設され、表面にパターンニング済
のレジスト１２を被着した半導体基板１１の外周を互い
に反対方向から押圧して支持する第１及び第２の半割型
アース電極３３ａ，３３ｂ と高周波電源２４に接続し
た第１及び第２の放電電極３１，３２ 間でのグロー放
電により ＳＦ５＋ イオン１３ａ等を含むラジカルな
ガスを発生させ、そしてこのラジカルなガスを半導体基
板１１の表面に衝突させて、半導体基板１１の表面のレ
ジスト１２を被着してない領域、例えばポリシリコン膜
をエッチングして除去するとともに、半導体基板１１の
裏面に形成された被膜、例えばポリシリコン膜をも同時
にエッチングして除去するように構成したものである。
した本発明の一実施例の半導体装置の製造方法は、同図
（ａ） に示すように、ガス導入ノズル２１ａ から反
応ガス、例えばＳＦ６ ガスとＣ２ＣｌＦ５ガスとの混
合ガスを０．１〜０．４（Ｔｏｒｒ）程度の圧力で導入
した反応室２１内に配設され、表面にパターンニング済
のレジスト１２を被着した半導体基板１１の外周を互い
に反対方向から押圧して支持する第１及び第２の半割型
アース電極３３ａ，３３ｂ と高周波電源２４に接続し
た第１及び第２の放電電極３１，３２ 間でのグロー放
電により ＳＦ５＋ イオン１３ａ等を含むラジカルな
ガスを発生させ、そしてこのラジカルなガスを半導体基
板１１の表面に衝突させて、半導体基板１１の表面のレ
ジスト１２を被着してない領域、例えばポリシリコン膜
をエッチングして除去するとともに、半導体基板１１の
裏面に形成された被膜、例えばポリシリコン膜をも同時
にエッチングして除去するように構成したものである。
【００１４】したがって、半導体基板１１の表裏面に加
わる応力は極めて小さくなり、半導体基板１１は反るこ
とがなくなることとなる。なお、第１の半割型アース電
極３３ａ と第２の半割型アース電極３３ｂ よりなる
分割型アース電極３３への半導体ウェーハ１１の装着且
つ電気的な接続は、半導体ウェーハ１１の両側に対向し
て配設した第１の半割型アース電極３３ａ と第２の半
割型アース電極３３ｂ とを同図（ｂ）に示すようにそ
れぞれ矢印Ｌ方向と矢印Ｒ方向に同時に移動し、それぞ
れの内周面を切削して形成されて径方向に切断した断面
が「Ｖ字」状の周溝Ｈに半導体ウェーハ１１の外周部を
嵌め込んで行っている。
わる応力は極めて小さくなり、半導体基板１１は反るこ
とがなくなることとなる。なお、第１の半割型アース電
極３３ａ と第２の半割型アース電極３３ｂ よりなる
分割型アース電極３３への半導体ウェーハ１１の装着且
つ電気的な接続は、半導体ウェーハ１１の両側に対向し
て配設した第１の半割型アース電極３３ａ と第２の半
割型アース電極３３ｂ とを同図（ｂ）に示すようにそ
れぞれ矢印Ｌ方向と矢印Ｒ方向に同時に移動し、それぞ
れの内周面を切削して形成されて径方向に切断した断面
が「Ｖ字」状の周溝Ｈに半導体ウェーハ１１の外周部を
嵌め込んで行っている。
【００１５】
【発明の効果】以上説明したように本発明は、基板の両
面に被着した被膜をドライエッチングにより同時に除去
する半導体製造装置を提供できることとなる。したがっ
て、本発明により被膜をドライエッチングした半導体基
板はその表裏面に加わる応力は極めて小さくなって反る
ことがなくなり、半導体基板の表面に被着したレジスト
にはレチクルのパターンを正確に転写できることとなる
。
面に被着した被膜をドライエッチングにより同時に除去
する半導体製造装置を提供できることとなる。したがっ
て、本発明により被膜をドライエッチングした半導体基
板はその表裏面に加わる応力は極めて小さくなって反る
ことがなくなり、半導体基板の表面に被着したレジスト
にはレチクルのパターンを正確に転写できることとなる
。
【図１】は本発明の一実施例のドライエッチング装置を
説明するための図、
説明するための図、
【図２】は従来のドライエッチング装置を説明するため
の図である。
の図である。
１１は半導体基板、
１２はレジスト、
１３はＳＦ６ ガスとＣ２ＣｌＦ５ガスとの混合ガス、
１３ａ は ＳＦ５＋ イオン等を含むラジカルなガス
、１４はレチクル、 １５は紫外線、 １６は縮小レンズ、 ２１は反応室、 ２１ａ はガス導入ノズル、 ２２はアース電極、 ２３は放電電極、 ２４は高周波電源、 ３１は第１の放電電極、 ３２は第２の放電電極、 ３３は第１の半割型アース電極３３ａ と第２の半割型
アース電極３３ｂ よりなる分割型アース電極をそれぞ
れ示す。
１３ａ は ＳＦ５＋ イオン等を含むラジカルなガス
、１４はレチクル、 １５は紫外線、 １６は縮小レンズ、 ２１は反応室、 ２１ａ はガス導入ノズル、 ２２はアース電極、 ２３は放電電極、 ２４は高周波電源、 ３１は第１の放電電極、 ３２は第２の放電電極、 ３３は第１の半割型アース電極３３ａ と第２の半割型
アース電極３３ｂ よりなる分割型アース電極をそれぞ
れ示す。
Claims (2)
- 【請求項１】 半導体基板（１１）の側面乃至側面近
傍を支持し、かつ支持した該半導体基板（１１）を電気
的に接地する分割型アース電極（３３）と、高周波電源
（２４）に電気的に接続され、かつ該分割型アース電極
（３３）に支持される該半導体基板（１１）の表面に対
向するように配置される第１の対向電極（３１）と、前
記高周波電源（２４）に電気的に接続され、かつ該分割
型アース電極（３３）に支持される該半導体基板（１１
）の裏面に対向するように配置される第２の対向電極（
３２）とを、反応室（２１）内に有し、前記反応室（２
１）内にガスを通じ、前記半導体基板（１１）表面及び
裏面をドライエッチングするように構成した半導体製造
装置。 - 【請求項２】 表面及び裏面に被膜が形成された半導
体基板（１１）の、該表面及び該裏面に各々対向する電
極（３１，３２） を配置し、同時に該表面及び該裏面
のドライエッチングを行う工程を有する半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1445691A JPH04330723A (ja) | 1991-02-05 | 1991-02-05 | 半導体製造装置及び半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1445691A JPH04330723A (ja) | 1991-02-05 | 1991-02-05 | 半導体製造装置及び半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04330723A true JPH04330723A (ja) | 1992-11-18 |
Family
ID=11861547
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1445691A Withdrawn JPH04330723A (ja) | 1991-02-05 | 1991-02-05 | 半導体製造装置及び半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04330723A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011035257A (ja) * | 2009-08-04 | 2011-02-17 | Showa Denko Kk | 炭化珪素半導体装置の製造方法 |
| JP2014033206A (ja) * | 1999-07-13 | 2014-02-20 | Nordson Corp | プラズマ処理装置 |
| WO2015060069A1 (ja) * | 2013-10-22 | 2015-04-30 | 株式会社日立国際電気 | 微細パターンの形成方法、半導体装置の製造方法、及び基板処理装置並びに記録媒体 |
-
1991
- 1991-02-05 JP JP1445691A patent/JPH04330723A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014033206A (ja) * | 1999-07-13 | 2014-02-20 | Nordson Corp | プラズマ処理装置 |
| JP2011035257A (ja) * | 2009-08-04 | 2011-02-17 | Showa Denko Kk | 炭化珪素半導体装置の製造方法 |
| WO2015060069A1 (ja) * | 2013-10-22 | 2015-04-30 | 株式会社日立国際電気 | 微細パターンの形成方法、半導体装置の製造方法、及び基板処理装置並びに記録媒体 |
| JPWO2015060069A1 (ja) * | 2013-10-22 | 2017-03-09 | 株式会社日立国際電気 | 微細パターンの形成方法、半導体装置の製造方法、及び基板処理装置並びに記録媒体 |
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| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |