JPH0432421B2 - - Google Patents

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JPH0432421B2
JPH0432421B2 JP57144308A JP14430882A JPH0432421B2 JP H0432421 B2 JPH0432421 B2 JP H0432421B2 JP 57144308 A JP57144308 A JP 57144308A JP 14430882 A JP14430882 A JP 14430882A JP H0432421 B2 JPH0432421 B2 JP H0432421B2
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channel
input
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channels
control device
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    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/10Program control for peripheral devices
    • G06F13/12Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
    • G06F13/122Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14Handling requests for interconnection or transfer
    • G06F13/20Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/24Handling requests for interconnection or transfer for access to input/output bus using interrupt

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Description

【発明の詳細な説明】 〔発明の属する技術分野〕 本発明はデータ処理システムのチヤネル制御方
式に関する。
DETAILED DESCRIPTION OF THE INVENTION [Field of the Invention] The present invention relates to a channel control method for a data processing system.

〔従来技術〕[Prior art]

このようなデータ処理システムにおいて、チヤ
ネルと入出力装置がI/Oインタフエースを介し
て入出力動作を実行するとき、チヤネルは複数の
配下の入出力装置の中の一台と結合状態となり、
結合状態となつた入出力装置とのみ入出力動作を
実行できる。
In such a data processing system, when a channel and an input/output device execute an input/output operation via an I/O interface, the channel is connected to one of a plurality of subordinate input/output devices,
Input/output operations can only be performed with connected input/output devices.

結合状態となるためには、チヤネルから入出力
装置に対する第二の結合要求を行うか、入出力装
置からチヤネルに対する第一の結合要求を行わな
ければならないが、第一と第二の結合要求の競合
などのような方法で調整し、かつ第一又は第二の
結合要求から結合状態になるまでの時間を短縮す
る(入出力動作の性能を向上させる)かが問題と
なる。
In order to become connected, the channel must make a second connection request to the input/output device, or the input/output device must make a first connection request to the channel. The problem is how to adjust by a method such as contention and shorten the time from the first or second join request to the join state (improve the performance of input/output operations).

さて、入出力装置の起動動作は次のように行わ
れる。プログラムにより入出力命令(以下CHC
命令と略称する。)が実行されると、中央処理装
置(以下CPUと略称する。)はチヤネル制御装置
(以下CHCと略称する。)にCHC命令実行の指示
を行い、該指示を受付けたCHCは、主記憶装置
(以下MEMと略称する。)の指定エリアから、
CHC命令のオペレーシヨンの種類と入出力動作
を実行するチヤネル置と入出力装置のアドレスを
指定するデバイスアドレス語(以下DAWと略称
する。)を読出し、オペレーシヨンが入出力動作
の開始オペレーシヨンであれば、さらにMEMの
指定エリアから入出力動作の詳細を指定したチヤ
ネルコマンド語(以下CCWと略称する。)から構
成されるチヤネルプログラムのメモリアドレスを
指定するコマンドアドレス語(以下CAWと略称
する。)を読出す。その後にチヤネル(存在すれ
ばサブチヤネル)の状態がチエツクされ、入出力
装置と結合が必要であればチヤネルから入出力装
置に対して第二の結合要求が送出される。
Now, the startup operation of the input/output device is performed as follows. Input/output commands (hereinafter referred to as CHC) are controlled by the program.
Abbreviated as command. ) is executed, the central processing unit (hereinafter abbreviated as CPU) instructs the channel control unit (hereinafter abbreviated as CHC) to execute the CHC command, and upon receiving the instruction, the CHC executes the main memory. (hereinafter abbreviated as MEM) from the designated area,
Reads the device address word (hereinafter abbreviated as DAW) that specifies the type of operation of the CHC instruction, the channel location for executing the input/output operation, and the address of the input/output device. If there is, a command address word (hereinafter abbreviated as CAW) that specifies the memory address of a channel program consisting of a channel command word (hereinafter abbreviated as CCW) specifying details of input/output operations from a specified area of the MEM. ) is read. Thereafter, the status of the channel (or subchannel, if present) is checked, and if coupling with the input/output device is necessary, a second coupling request is sent from the channel to the input/output device.

従来、同種のCHCとチヤネルで、CHCは第一
の結合要求を行う入出力装置からの信号(以下
RQI信号と略称する。)をチヤネルから直接受取
り受付可能か否か判断し、可能であればチヤネル
に第一の結合要求を受付けるように指示し、該指
示によりチヤネルは受付動作を開始した。従つて
CHC命令をCHCが受付けたとき、対応するチヤ
ネルに第一の結合要求を受付けるように指示した
後であれば、第一の結合要求の受付動作がチヤネ
ルで解除されたときCHC命令による第二の結合
要求の指示がチヤネルに対して必要か否かチエツ
クし必要であれば行い、また対応するチヤネルに
第一の結合要求を受付けるように指示していなけ
れば同様に第二の結合要求の指示が必要か否かチ
エツクし必要であれば行い、該指示によりチヤネ
ルは第二の結合要求の動作を開始した。
Conventionally, in a channel with the same type of CHC, the CHC receives a signal (hereinafter referred to as
It is abbreviated as RQI signal. ) from the channel, and if possible, instructs the channel to accept the first connection request, and in response to this instruction, the channel starts accepting operations. accordingly
When CHC accepts a CHC command, if after instructing the corresponding channel to accept the first join request, when the channel cancels the acceptance operation of the first join request, the second Checks whether or not a join request instruction is necessary for a channel, and performs it if necessary, and similarly instructs a second join request if the corresponding channel is not instructed to accept the first join request. It checked whether it was necessary, performed it if necessary, and in response to the instruction, the channel started the operation of the second join request.

この方式によれば第二の結合要求から結合状態
になるまでの時間は増加しないが、第一の結合要
求から結合状態になるまでの時間はチヤネルから
CHCに対してRQI信号を送り、CHCが第一の結
合要求受付の可否を判断しチヤネルに対して指示
するため著しく増加し、入出力動作の性能低下を
持たらしていた。
According to this method, the time from the second join request to the joined state does not increase, but the time from the first join request to the joined state increases from the channel to the joined state.
The RQI signal is sent to the CHC, and the CHC determines whether or not to accept the first connection request and instructs the channel, resulting in a significant increase in the number of requests, resulting in a decline in the performance of input/output operations.

〔発明の目的〕[Purpose of the invention]

本発明の目的は、入出力装置からチヤネルに対
する第一の結合要求から結合状態になるまでの時
間を短縮するため、チヤネルがCHCとは独立に
入出力装置から第一の結合要求のためのRQI信号
を受付け、配下の複数の入出力装置の中から一台
を選択する機能を具備する場合において、チヤネ
ルから入出力装置に対する第二の結合要求を行う
とき、CHCからチヤネルに対して“起動要請”
の指示を行うことによつて第一の結合要求との競
合を容易に回避し、かつ第二の結合要求から結合
状態までの時間を増加させないようにしたもので
ある。
An object of the present invention is to shorten the time from the first connection request to a channel from an input/output device to the connection state. In cases where the channel has the function of accepting signals and selecting one of the multiple input/output devices under it, when a channel makes a second connection request to the input/output device, the CHC sends an “activation request” to the channel. ”
By issuing this instruction, conflict with the first connection request can be easily avoided, and the time from the second connection request to the connection state is not increased.

〔発明の構成〕[Structure of the invention]

本発明は複数のチヤネルを制御するチヤネル制
御装置と前記チヤネルに接続され該チヤネルによ
つて制御される複数の入出力装置とを具備し、前
記チヤネルは前記入出力装置から該チヤネルに対
する第一の結合要求を前記チヤネル制御装置とは
独立に受付け配下の複数の入出力装置から一台を
選択できる制御部を含むデータ処理システムにお
いて、前記チヤネルから前記入出力装置に対する
第二の結合要求を行う前に、前記チヤネル制御装
置から前記チヤネルに対して“起動要請”の指示
を行う手段と、前記チヤネルは該指示を受付ける
と第一の結合要求を受付動作中であれば、該動作
中であることを前記チヤネル制御装置に報告し、
前記動作中の解除時点を割込によりチヤネル制御
装置に報告し、前記動作中の解除後は第一の結合
要求を受付けず、一方、前記第一の結合要求の受
付動作中でなければ該動作中でないことを前記チ
ヤネル制御装置に報告し、該報告後は第一の結合
要求を受付けない手段とを含んで構成される。
The present invention includes a channel control device that controls a plurality of channels, and a plurality of input/output devices connected to the channels and controlled by the channels, wherein the channels are connected to a first input/output device from the input/output devices to the channels. In a data processing system including a control unit capable of receiving a connection request independently of the channel control device and selecting one from a plurality of input/output devices under control, before making a second connection request from the channel to the input/output device. means for instructing the channel to "start request" from the channel control device, and if the channel is in the operation of accepting the first connection request upon receiving the instruction, the channel is in the operation; to the channel controller;
The point in time when the operation is canceled is reported to the channel control device by an interrupt, and the first connection request is not accepted after the operation is canceled, and on the other hand, if the first connection request is not being accepted, the operation is performed. and means for reporting to the channel control device that the first connection request is not in progress, and not accepting the first connection request after the notification.

〔実施例の説明〕[Explanation of Examples]

次に本発明の一実施例について図面を参照して
詳細に説明する。第1図は本発明を実施している
データ処理システムの構成図である。10は
MEM、11は主記憶制御装置(以下MCUと略
称する。)、12はCPU、13はCHC、14はチ
ヤネル、15はI/Oインタフエース、16は入
出力装置である。13は複数のチヤネル14を制
御し、該チヤネル14はインタフエース15で接
続されている複数入出力装置16を制御するが、
一台の入出力装置16とインタフエース15上で
結合状態となることができ、一時点においては一
台の入出力装置16と入出力動作を行う。
Next, one embodiment of the present invention will be described in detail with reference to the drawings. FIG. 1 is a block diagram of a data processing system implementing the present invention. 10 is
MEM, 11 is a main memory control unit (hereinafter abbreviated as MCU), 12 is a CPU, 13 is a CHC, 14 is a channel, 15 is an I/O interface, and 16 is an input/output device. 13 controls a plurality of channels 14, and the channels 14 control a plurality of input/output devices 16 connected through an interface 15.
It can be connected to one input/output device 16 on the interface 15, and performs input/output operations with one input/output device 16 at one point in time.

第2図は本発明を実施しているCHCとチヤネ
ルの一実施例の構成図を示す。CHC13はメモ
リアクセス部20、チヤネル制御部21、チヤネ
ルデータ部22から構成される。メモリアクセス
部20はインタフエース26でMCU11に接続
されチヤネル制御部21、チヤネルデータ部22
からのメモリアクセス要求などを処理する。チヤ
ネル制御部21はフアムウエアで制御され、
CHC命令、チヤネルプログラム、チヤネル、入
出力装置の状態などを解読しCHC内の他の部分、
チヤネルを制御する。チヤネルデータ部22はチ
ヤネル制御部21の指示によつてチヤネルと
MEMとのデータ転送を制御する。23はチヤネ
ル制御部21、チヤネルデータ部22とチヤネル
を接続するチヤネル接続部である。24はチヤネ
ルであり14と同等である。インタフエース25
はI/Oインタフエースであり、インタフエース
15と同等であり、インタフエース26はMCU
−CHCインタフエースである。
FIG. 2 shows a block diagram of one embodiment of a CHC and channel implementing the present invention. The CHC 13 includes a memory access section 20, a channel control section 21, and a channel data section 22. The memory access section 20 is connected to the MCU 11 through an interface 26, and is connected to the channel control section 21 and the channel data section 22.
Processes memory access requests etc. The channel control unit 21 is controlled by firmware,
Deciphers CHC instructions, channel programs, channels, status of input/output devices, etc., and decodes other parts within CHC.
Control channels. The channel data section 22 performs channel and
Controls data transfer with MEM. 23 is a channel connection section that connects the channel control section 21, channel data section 22, and channels. 24 is a channel and is equivalent to 14. interface 25
is an I/O interface and is equivalent to interface 15, and interface 26 is an MCU
-CHC interface.

第3図はチヤネル制御部21のブロツク図の一
例を示す。30は制御記憶アドレス制御部であ
る。制御記憶(以下CSと略称す)。アドレスはフ
アームウエアによる指定すなわち信号36による
指定と、CPU12(MCU11を介して)、チヤ
ネルデータ部22、チヤネル24からの要求によ
る指定すなわち信号34による指定で決定され
る。本実施例においてフアームウエアは信号34
によつて開始アドレスが与えられ以降は信号36
によつて指定されるアドレスで処理を行うことに
なる。31はフアームウエアが格納される制御記
憶部(以下CS部と略称する)であり、信号35
でアドレスされる。レジスタ33はCS読出レジ
スタであり、CS部31からの読出データが設定
されフアームウエアからの指示を他ブロツクへ与
える。32はデータ処理部であり、レジスタ33
からの信号37を受けてデータの演算、メモリア
クセス部20と信号38,39、チヤネルデータ
部22と信号310,311、チヤネル接続部2
3と信号312,313を介してデータの授受、
指示の送出などを行う。
FIG. 3 shows an example of a block diagram of the channel control section 21. 30 is a control storage address control section. Control memory (hereinafter abbreviated as CS). The address is determined by the firmware designation, that is, the signal 36, and the request from the CPU 12 (via the MCU 11), the channel data section 22, and the channel 24, that is, the signal 34. In this embodiment, the firmware uses the signal 34.
The starting address is given by
Processing will be performed at the address specified by . 31 is a control storage unit (hereinafter abbreviated as CS unit) in which firmware is stored;
is addressed by. The register 33 is a CS read register, in which read data from the CS section 31 is set and instructions from the firmware are given to other blocks. 32 is a data processing section, and a register 33
Receiving the signal 37 from the memory access section 20 and signals 38 and 39, the channel data section 22 and signals 310 and 311, and the channel connection section 2
3 and sending and receiving data via signals 312 and 313,
Sends instructions, etc.

第4図はCPU12からCHC命令の実行指示を
受けたためCS部31内のフアームウエアが起動
されたときのフローチヤートを示す。フアームウ
エアが起動されるとMEM10からDAWとCAW
を読出し、DAWで指定されたオペレーシヨンが
入出力装置と第二の結合が必要なオペレシヨンか
否かチエツクし、結合が必要であればDAWで指
定されたチヤネルに“起動要請指示”を行つた
後、チヤネルが入出力装置からの第一の結合要求
による処理中か否かを示すチヤネル14内の
STAV F/Fを読出しチエツクする。STAV
F/Fが“1”であれば第一の結合要求による処
理が解除されたときに該当チヤネルから要求され
る“起動開始割込”を持ち(他にフアームウエア
に対する要求があれば処理可能である。)、
STAV F/Fが“0”であれば第二の結合がな
され、DMW,CAWで指定されたオペレーシヨ
ンの処理が続行される。またチヤネルからの“起
動開始割込”を受付けたときはSTAV F/Fが
“0”であつたときと同様の処理を行う。
FIG. 4 shows a flowchart when the firmware in the CS unit 31 is activated in response to an instruction to execute a CHC command from the CPU 12. When firmware is started, DAW and CAW from MEM10
, and checks whether the operation specified in the DAW requires connection with the input/output device and a second connection, and if connection is necessary, issues a "start request instruction" to the channel specified in the DAW. After that, a value in the channel 14 indicating whether the channel is being processed by the first connection request from the input/output device is displayed.
Read and check STAV F/F. STAV
If F/F is "1", there is a "boot start interrupt" requested from the corresponding channel when processing by the first connection request is canceled (if there is another request for firmware, it can be processed). be.),
If STAV F/F is "0", the second connection is made and the processing of the operation specified by DMW and CAW continues. Further, when a "startup start interrupt" is received from a channel, the same processing as when STAV F/F is "0" is performed.

第5図はチヤネル24がフアームウエアからの
“起動要請指示”を受付けたときの動作フローを
示した。該指示を受付けると入出力装置からの第
一の結合要求による処理中か否かをチエツクし、
該処理中であればSTAV F/Fをセツトし該処
理中が解除されるのを待ち、解除されたとき
STAV F/Fをリセツトすると共にチヤネル制
御部21に対して“起動開始割込”要求を行い、
以後第一の結合要求の受付を禁止する。また第一
の結合要求による処理中でなければ以後第一の結
合要求の受付を禁止するのみである。いずれの場
合も後の動作はフアームウエアから後に行われる
指示による。
FIG. 5 shows the operation flow when the channel 24 receives an "activation request instruction" from the firmware. When the instruction is received, it checks whether processing is in progress due to the first connection request from the input/output device, and
If the processing is in progress, set STAV F/F and wait for the processing to be released, and when the processing is released.
At the same time as resetting the STAV F/F, a “startup start interrupt” request is made to the channel control unit 21,
From now on, reception of the first join request will be prohibited. Furthermore, if the process is not currently being processed by the first connection request, it only prohibits reception of the first connection request from now on. In either case, subsequent operations are based on instructions later issued from the firmware.

〔発明の効果〕〔Effect of the invention〕

本発明には以上説明したようにチヤネル制御装
置からチヤネルに対して“起動要請”の指示を行
い、チヤネルは該指示で指定された処理を行うこ
とにより入出力動作の性能を低下させることなく
チヤネルと入出力装置間の第一と第二の結合要求
の競合を容易に回避できる効果がある。
As explained above, the present invention instructs the channel to "request activation" from the channel control device, and the channel performs the processing specified by the instruction, thereby allowing the channel to operate without deteriorating the performance of input/output operations. This has the effect of easily avoiding conflicts between the first and second connection requests between the input and output devices.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は本発明を実施しているデータ処理シス
テムの構成図、第2図は本発明を実施しているチ
ヤネル制御装置とチヤネルの一例の構成図、第3
図はチヤネル制御装置の一例のブロツク図、第4
図は中央処理装置から入出力命令実行指示を受け
たチヤネル制御装置のフアームウエアの処理フロ
ー、第5図はチヤネル制御装置のフアームウエア
から“起動要請”指示を受けたチヤネルの処理フ
ローである。 10…主記憶装置(MEM)、11…主記憶制
御装置(MCU)、12…中央処理装置(CPU)、
13…チヤネル制御装置(CHC)、14…チヤネ
ル、15…I/Oインタフエース、16…入出力
装置、20…メモリアクセス部、21…チヤネル
制御部、22…チヤネルデータ部、23…チヤネ
ル接続部、24…チヤネル、30…制御記憶アド
レス制御部、31…制御記憶(CS)、32…デー
タ処理部、33…CS読出レジスタ、34,36
…CSアドレス指定信号、35…CSアドレス信
号、37…データ処理部の制御信号、38,39
…対メモリアクセス部インタフエース信号、31
0,311…対チヤネルデータ部インタフエース
信号、312,313…対チヤネル接続部インタ
フエース信号。
FIG. 1 is a block diagram of a data processing system implementing the present invention, FIG. 2 is a block diagram of an example of a channel control device and channel implementing the present invention, and FIG.
The figure is a block diagram of an example of a channel control device.
The figure shows the processing flow of the firmware of the channel control device that receives an instruction to execute an input/output command from the central processing unit, and FIG. 5 shows the processing flow of the channel that receives the "activation request" instruction from the firmware of the channel control device. 10... Main memory device (MEM), 11... Main memory control unit (MCU), 12... Central processing unit (CPU),
13... Channel control device (CHC), 14... Channel, 15... I/O interface, 16... Input/output device, 20... Memory access section, 21... Channel control section, 22... Channel data section, 23... Channel connection section , 24... Channel, 30... Control storage address control section, 31... Control storage (CS), 32... Data processing section, 33... CS read register, 34, 36
...CS address designation signal, 35...CS address signal, 37...Data processing unit control signal, 38, 39
...Memory access unit interface signal, 31
0, 311...Channel data part interface signal, 312, 313...Channel connection part interface signal.

Claims (1)

【特許請求の範囲】 1 複数のチヤネルを制御するチヤネル制御装置
と、前記チヤネルに接続され該チヤネルによつて
制御される複数の入出力装置とを具備し、前記チ
ヤネルは前記入出力装置から該チヤネルに対する
第一の結合要求を前記チヤネル制御装置とは独立
に受付け配下の複数の入出力装置から一台を選択
できる制御部を含むデータ処理システムにおい
て、 前記チヤネルから前記入出力装置に対する第二
の結合要求を行う前に前記チヤネル制御装置から
前記チヤネルに対して“起動要請”の指示を行う
手段と、 前記チヤネルは該指示を受付けると第一の結合
要求を受付動作中であれば、該動作中であること
を前記チヤネル制御装置に報告し、前記動作中の
解除時点を割込により前記チヤネル制御装置に報
告し、前記動作中の解除後は第一の結合要求を受
付けず、 一方、前記第一の結合要求の受付動作中でなけ
れば該動作中でないことを前記チヤネル制御装置
に報告し、該報告後は第一の結合要求を受付けな
い手段を含むことを特徴とするデータ処理システ
ムのチヤネル制御方式。
[Scope of Claims] 1. A channel control device that controls a plurality of channels, and a plurality of input/output devices connected to the channels and controlled by the channels, wherein the channels are connected to the channels from the input/output devices to the input/output devices. In a data processing system including a control unit capable of accepting a first connection request for a channel independently of the channel control device and selecting one from a plurality of input/output devices under control, a second connection request from the channel to the input/output device is provided. means for instructing the channel to "start request" from the channel control device before making a connection request; and upon receiving the instruction, if the channel is in the process of accepting a first connection request, the channel performs the operation; report to the channel control device that the operation is in progress, report the point at which the operation is canceled to the channel control device by interrupt, and do not accept the first connection request after the operation is canceled; A data processing system characterized in that the data processing system includes means for reporting to the channel control device that the first connection request reception operation is not in progress, and not accepting the first connection request after the report. Channel control method.
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JPS54531A (en) * 1977-06-03 1979-01-05 Hitachi Ltd Channel control system

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JPS5935224A (en) 1984-02-25

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