JPH0431991A

JPH0431991A - Memory card

Info

Publication number: JPH0431991A
Application number: JP2138973A
Authority: JP
Inventors: Noriaki Sakurada; 桜田　徳明
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1990-05-29
Filing date: 1990-05-29
Publication date: 1992-02-04

Abstract

PURPOSE:To prevent data in memory being destroyed by multiplying a readout control signal and a write control signal by a signal which enables a memory card. CONSTITUTION:The enable signal of the memory card is multiplied by the readout control signal and the write control signal. A signal 4 and a signal 5 are connected to separate OR gates 11, respectively, and a signal 3 is connected to the input on one side of the OR gate. It is required to activate the signals 3 and 4 at the same timing when write is performed, and since a command to the memory is not activated in extraction even when the signals are activated in noise fashion, no destruction of the data in the memory occurs.

Description

【発明の詳細な説明】〔産業上の利用分野〕メモリとメモリを制御する制御回路を搭載しているメモ
リカードに関するものである。DETAILED DESCRIPTION OF THE INVENTION [Industrial Application Field] The present invention relates to a memory card equipped with a memory and a control circuit that controls the memory.

[Conventional technology]

第３図は、従来−船釣なＣＰＵとメモリの回路図である
。FIG. 3 is a circuit diagram of a conventional CPU and memory.

メモリはＣＰＵのメモリマツプ上に構成され、アドレス
とＭＲＱ信号によって、デユード回路１３で、メモリの
チップイネーブル（ＭＣＥ）８が作られる。他の、読み
出し制御信号（ＯＥ）４、書き込み制御信号（ＷＥ）５
、データライン６はＣＰＵから直接メモリにつながって
いる。The memory is configured on the memory map of the CPU, and a memory chip enable (MCE) 8 is created in a dual circuit 13 based on the address and MRQ signal. Other read control signal (OE) 4, write control signal (WE) 5
, data line 6 leads directly from the CPU to the memory.

[Problem to be solved by the invention]

上記のような回路図及び構成は、機器本体の心臓部に当
り、当然このボードのひんばんな抜き挿しや、電源が印
加された状態での抜き挿しは考慮されてはいない。この
ため、挿抜時のデータ破壊や素子破壊はありえない。The circuit diagram and configuration described above are the heart of the main body of the device, and of course they do not take into consideration the frequent insertion and removal of this board and the insertion and removal while power is applied. Therefore, there is no chance of data or element destruction during insertion/removal.

しかし、メモリカードは、フロッピーディスクやハード
ディスクの代替えと位置付けられているため、フロッピ
ーディスクと同様に取りはずしができなければならず、
第３図と同様の回路構成では、挿抜時、特にカードに電
源が投入されている状態での挿抜時にデータ破壊が起こ
る。However, since memory cards are positioned as an alternative to floppy disks and hard disks, they must be removable just like floppy disks.
In a circuit configuration similar to that shown in FIG. 3, data is destroyed when the card is inserted or removed, especially when the card is inserted or removed while the power is on.

本発明は、上記の問題を解決すべくなされたもので、メ
モリカードのイネーブル信号（ＣＥ）をσＴとＷＥに掛
け合わせることにより、メモリカ−ド内のメモリへのア
クセスは、ＣＥがアクティブ状態でしかも、ＯＥ又はＷ
Ｅが同一タイミングでアクティブでなければならない、
これにより、カード挿抜時の信頼性を向上させたメモリ
カードを得ることを目的としたものである。The present invention was made to solve the above problem, and by multiplying the enable signal (CE) of the memory card by σT and WE, access to the memory in the memory card can be performed while CE is active. Moreover, OE or W
E must be active at the same timing,
The purpose of this is to obtain a memory card with improved reliability when inserting and removing the card.

[Means to solve the problem]

本発明に係るメモリカードは、メモリカードのイネーブ
ル信号（ＣＥ）を、読み出し制御信号（ＯＥ）と書き込
み制御信号（ＷＥ）に掛け合わせたことを特徴とする。The memory card according to the present invention is characterized in that a memory card enable signal (CE) is multiplied by a read control signal (OE) and a write control signal (WE).

[Effect]

本発明によれば、上記手段により機器本体にメモリカー
ドを挿入又は抜去する際の電源投入・切断等の手順（シ
ーケンス）が簡単になる。According to the present invention, the procedure (sequence) of powering on/off, etc. when inserting or removing a memory card from the device main body is simplified by the above-mentioned means.

またデータ破壊に対する信頼性も向上する。It also improves reliability against data destruction.

〔Example〕

第１図は、本発明のメモリカードのブロック図である。 FIG. 1 is a block diagram of a memory card of the present invention.

第２図は、第１図中の制御回路７の回路図である。FIG. 2 is a circuit diagram of the control circuit 7 in FIG. 1.

本発明は、アドレス２．　　ＣＥ３．　　ＬＪｆ１４．
　　Ｗｆ１５の信号線を制御回路７につないでいる。制
御回路からはアドレスとＭＯＥ８．ＭＯＥ９．ＭＷＥｌ
ｏがメモリへ出力されている。データバスは、制御回路
を介してメモリとつなぐ場合もあるが、動作スピードが
遅くなったり、制御回路が大きくなるため直接メモリに
つないでいる。The present invention addresses address 2. CE3. LJf14.
The signal line of Wf15 is connected to the control circuit 7. From the control circuit, the address and MOE8. MOE9. M.W.E.I.l.
o is being output to memory. In some cases, the data bus is connected to the memory via a control circuit, but the operation speed is slow and the control circuit becomes large, so it is connected directly to the memory.

制御回路７は、アドレス２がそのままメモリへ出力され
る。一方、ＣＥ３もそのままメモリ側へ出力される。　
（ＭＯＥ８）ＣＥ４とＷＥ５は、各々別々＋７）ＯＲゲート１１につ
ながり、ＯＲゲートの一方の入力には、ＣＥ４がつなが
っている。ＣＥ、ＯＥ、ＷＥをローアクティブとすると
、メモリカードをアクセスする時以外は、これらの信号
線はハイレベルとなっているため、ＯＲゲートはとじて
いる。The control circuit 7 outputs the address 2 as it is to the memory. On the other hand, CE3 is also output to the memory side as is.
(MOE8) CE4 and WE5 are each separately connected to +7) OR gate 11, and CE4 is connected to one input of the OR gate. When CE, OE, and WE are set to low active, these signal lines are at high level except when accessing the memory card, so the OR gate is closed.

しかし、アクセスする際は、ＣＥがローレベルかつＯＥ
又はＷＥがローレベルとなり、読み出し時には、ＯＥに
つながっているゲートが開くことにより、ＭＯＥがアク
ティブとなる。書き込み時にも上記と同様の事となる。However, when accessing, CE is low level and OE
Alternatively, WE becomes low level, and at the time of reading, the gate connected to OE opens and MOE becomes active. The same thing as above happens when writing.

〔Effect of the invention〕

以上の説明から明らかな様に、読み出し時にはＣＥとＯ
Ｅが、書き込み時には、ＣＥとＷＥが同じタイミングで
アクティブにならなければならず、挿抜時にノイズ的に
ＣＥ、ＯＥ、ＷＥがアクティブになったとしても、メモ
リ内のデータ破壊は発生じずらい効果がある。As is clear from the above explanation, when reading, CE and O
When E writes, CE and WE must become active at the same timing, so even if CE, OE, and WE become active due to noise during insertion/removal, data corruption in the memory is unlikely to occur. There is.

[Brief explanation of drawings]

第１図は、本発明のメモリカードのブロック図である。第２図は、第１図中の制御回路７の回路図である。従来−船釣なＣＰＵとメモリの回路第３図は、図である。１・・・メモリカード７・・・制御回路１１・・・メモリ１２・・・ＣＰＵ１３・・・デユード回路第１図第２図 FIG. 1 is a block diagram of a memory card of the present invention. FIG. 2 is a circuit diagram of the control circuit 7 in FIG. 1. Conventional - Boat-like CPU and memory circuits Figure 3 shows It is a diagram. 1...Memory card 7...Control circuit 11...Memory 12...CPU 13... Dude circuit Figure 1 Figure 2

Claims

[Claims:] A memory card having a memory and a control circuit for controlling the memory, characterized in that a read control signal and a write control signal are multiplied by a signal that enables the memory card.