JPH04319741A - デバッグサポート機能を有するマイクロプロセッサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、キャッシュメモリを内
蔵したマイクロプロセッサに関するものである。

【０００２】

【従来の技術】一般に、マイクロプロセッサは命令フェ
ッチおよびオペランドフェッチをチップの入出力端子を
通じて外部のメモリをアクセスすることにより行う。従
ってデバッグ時には、チップの入出力端子をロジックア
ナライザなどでモニタすればプロセッサがどのような命
令シーケンスを実行しているかを把握することができる
。

【０００３】

【発明が解決しようとする課題】しかし、マイクロプロ
セッサもキャッシュメモリを内蔵したものが登場してき
ており、そのようなマイクロプロセッサでは、内蔵のキ
ャッシュメモリでヒットし、キャッシュメモリがアクセ
スされている状態では、外部のメモリはアクセスされな
い。そのため、上述のような方法ではどのような命令シ
ーケンスが実行されているかを把握することはできない
。

【０００４】もちろん、デバッグ時に内蔵キャッシュメ
モリの使用を止め、外部メモリがアクセスされるように
して命令シーケンスをたどることは可能である。しかし
その場合にはマイクロプロセッサの動作速度が低下する
ので、実際の使用状態でマイクロプロセッサをデバッグ
することはできない。また、内蔵キャッシュメモリを用
いたときのみに発生するような障害の解析には役立たな
い。従って、デバッグの初期の段階でしかこのような方
法を用いることはできない。

【０００５】本発明の目的は、このような問題を解決し
、キャッシュメモリから命令がフェッチされる場合でも
どのような命令シーケンスが実行されているかを把握で
きるようにしたデバッグサポート機能を有するマイクロ
プロセッサを提供することにある。

【０００６】

【課題を解決するための手段】本発明は、キャッシュメ
モリを内蔵したマイクロプロセッサにおいて、分岐命令
による分岐の後、最初に命令コードがフェッチされると
き、分岐後の最初の命令フェッチであることを示す第１
の表示信号を外部に出力する第１の表示信号送出手段と
、前記分岐後の最初の命令フェッチで前記キャッシュメ
モリがアクセスされ、そのアクセスがヒットした場合、
そのことを示す第２の表示信号を外部に出力する第２の
表示信号送出手段と、前記分岐後の最初の命令フェッチ
で前記キャッシュメモリがアクセスされ、そのアクセス
がヒットした場合、アクセスされた前記キャッシュメモ
リのアドレスを外部に出力するアドレス送出手段とを備
えたことを特徴とする。

【０００７】

【実施例】次に本発明の実施例について図面を参照して
説明する。図１に本発明によるデバッグサポート機能を
有するマイクロプロセッサの一例を示す。バスインター
フェース部１は、外部との間で信号を授受するためのも
ので、特に、外部アドレスバス１７および外部データバ
ス２０によって外部のメインメモリに接続されている。

【０００８】キャッシュメモリ部２はこのマイクロプロ
セッサに内蔵されたキャッシュメモリであり、命令プリ
フェッチ部３によってアクセスされ、そのアクセスがヒ
ットしたかあるいはミスヒットとなったかを示すヒット
／ミスヒット表示信号ｂをバスインターフェース部１に
出力する。

【０００９】命令プリフェッチ部３は、命令のフェッチ
要求が発生すると、まずアドレスをアドレスバス１０を
通じてキャッシュメモリ部２に与える。そのアクセスが
ヒットした場合にはキャッシュメモリ部２からデータバ
ス１２を通じて命令コードおよびその他のデータを受け
取り、一方、ミスヒットとなった場合には、バスインタ
ーフェース部１を通じて上記メインメモリから命令コー
ドおよびその他のデータを受け取る。また、後述する分
岐先のアドレスが分岐アドレスバス１１を通じて演算実
行部５から与えられた場合には、この新しいアドレスに
よりキャッシュメモリ部２を参照し、同時にバスインタ
ーフェース部１に分岐後の命令フェッチであることを示
す信号を出力する。

【００１０】命令デコーダ・アドレス計算部４は命令用
データバス１３を通じて命令プリフェッチ部３から命令
コードを受け取ると、演算実行部５で実行可能な命令形
式に変換し、そして演算実行に必要なオペランドに対す
るアドレスを計算する。

【００１１】演算実行部５は、命令デコーダ・アドレス
計算部４から命令コードおよびオペランドのアドレスを
受け取り、受け取ったアドレスにもとづいてオペランド
がメモリ上のデータか否かを判定し、メモリ上のデータ
であればアドレスバス１０およびデータバス１２を通じ
てキャッシュメモリ部２を参照し、ヒットした場合には
キャッシュメモリ部２よりデータを受け取り、一方、ミ
スヒットした場合にはインターフェース部１を通じてメ
インメモリよりデータを受け取る。

【００１２】また、受け取った命令コードが分岐命令を
表す場合には、必要に応じて分岐条件を調べ、分岐が必
要な場合には分岐先のアドレスを分岐アドレスバス１１
を通じて命令プリフェッチ部３に送る。

【００１３】ここでバスインターフェース部１の本発明
に特に関連した機能を説明すると、バスインターフェー
ス部１は、命令プリフェッチ部３から分岐後の命令フェ
ッチであることを示す信号を受け取った場合には、分岐
後最初に行われた命令フェッチであることを示す分岐表
示信号ｄを外部に出力し、また、このときキャッシュメ
モリ部２からヒット／ミスヒット表示信号を受け取り、
それがヒットを表している場合にはヒット表示信号ｃを
外部に出力し、かつそのときキャッシュメモリ部２に与
えられているアドレスをアドレスバス１０を通じて受け
取り、それを外部アドレスバス１７に出力する。

【００１４】次に図２を用いて命令シーケンスをトレー
スする場合の動作を説明する。図２において、ブロック
Ａ，Ｂ，Ｃはシーケンシャルな命令列により構成されて
おり、ブロックＡのプログラム実行後の分岐命令Ｊの結
果によって、ブロックＢを実行するか否かが決定される
。

【００１５】命令プリフェッチ部３がメモリから分岐命
令Ｊを受け取ると、それを命令用データバス１３を通じ
て命令デコーダ・アドレス計算部４に出力する。命令デ
コーダ・アドレス計算部４は、分岐命令を演算実行部５
で実行可能な命令形式に変換し、そして演算実行に必要
なオペランドに対するアドレスを計算する。

【００１６】演算実行部５は、命令デコーダ・アドレス
計算部４から命令コードおよびオペランドのアドレスを
受け取るが、この場合、受け取った命令コードが分岐命
令を表すので、その分岐条件を調べる。ここで分岐が必
要であったとすると、分岐先のアドレス、すなわち、ブ
ロックＣの先頭のアドレスを分岐アドレスバス１１を通
じて命令プリフェッチ部３に送る。

【００１７】命令プリフェッチ部３は、このアドレスに
よりキャッシュメモリ部２を参照し、同時にバスインタ
ーフェース部１に分岐後の命令フェッチであることを示
す信号ａを出力する。そして、命令プリフェッチ部３が
キャッシュメモリ部２をアクセスし、それがヒットした
場合には、キャッシュメモリ部２はそのことを示すヒッ
ト／ミスヒット表示信号ｂを出力する。

【００１８】バスインターフェース部１はこれらの信号
を受け、分岐後最初に行われた命令フェッチであること
を示す分岐表示信号ｄを外部に出力し、またキャッシュ
メモリ部２へのアクセスがヒットしたことを示すヒット
表示信号ｃを外部に出力する。さらにバスインターフェ
ース部１はそのときキャッシュメモリ部２に与えられて
いるアドレスをアドレスバス１０を通じて受け取り、そ
れを外部アドレスバス１７に出力する。

【００１９】従って、分岐命令ＪによってブロックＣに
分岐された場合には、分岐表示信号ｄによってそのこと
を知ることができ、またヒット表示信号ｃによって分岐
後最初の命令フェッチがキャッシュメモリ部２に対して
行われ、それがヒットしたことを知ることができる。さ
らにそのときキャッシュメモリ部２でアクセスされたア
ドレスは外部アドレスバス１７を通じて知ることができ
る。

【００２０】一方、命令プリフェッチ部３がキャッシュ
メモリ部２をアクセスし、それがミスヒットとなった場
合には、キャッシュメモリ部２はそのことを示すヒット
／ミスヒット表示信号ｂを出力する。従ってバスインタ
ーフェース部１はヒット表示信号ｃは出力せず、命令プ
リフェッチ部３が出力しているアドレスを外部アドレス
１７を通じてメインメモリに与える。

【００２１】すなわち、分岐命令ＪによってブロックＣ
に分岐されたが、キャッシュメモリ部２へのアクセスは
ヒットしなかった場合には、ブロックＣに分岐したこと
は分岐表示信号ｄによって、また分岐後最初の命令フェ
ッチがキャッシュメモリ部２に対して行われたが、それ
がヒットしなかったはヒット表示信号が出力されないこ
とでそれぞれ知ることができる。さらにそのときメイン
メモリでアクセスされたアドレスは外部アドレスバス１
７を通じて知ることができる。

【００２２】また、分岐命令ＪによってブロックＣに分
岐されない場合には、演算実行部５は分岐先のアドレス
を出力せず、従って命令プリフェッチ部３はバスインタ
ーフェース部１に分岐後の命令フェッチであることを示
す信号ａは出力しない。そのため、バスインターフェー
ス部１は分岐表示信号ｄを出力しない。

【００２３】このように本実施例のデバッグサポート機
能を有するマイクロプロセッサでは、命令シーケンスの
過程で分岐が行われたか否か、および分岐後最初の命令
フェッチがキャッシュメモリ部２でヒットしたか否かを
それぞれ分岐表示信号ｄおよびヒット表示信号ｃによっ
て外部でモニタでき、またメインメモリでアクセスされ
るアドレスだけでなくキャッシュメモリ部２でアクセス
されるアドレスも外部アドレスバスを通じて知ることが
できる。

【００２４】

【発明の効果】以上説明したように本発明は、キャッシ
ュメモリを内蔵したマイクロプロセッサにおいて、分岐
命令による分岐の後、最初に命令コードがフェッチされ
るとき、分岐後の最初の命令フェッチであることを示す
第１の表示信号を外部に出力する第１の表示信号送出手
段と、分岐後の最初の命令フェッチでキャッシュメモリ
がアクセスされ、そのアクセスがヒットした場合、その
ことを示す第２の表示信号を外部に出力する第２の表示
信号送出手段と、分岐後の最初の命令フェッチでキャッ
シュメモリがアクセスされ、そのアクセスがヒットした
場合、アクセスされたキャッシュメモリのアドレスを外
部に出力するアドレス送出手段とを備えている。

【００２５】従って本発明のデバッグサポート機能を有
するマイクロプロセッサでは、命令シーケンスの過程で
分岐が行われたか否か、および分岐後最初の命令フェッ
チがキャッシュメモリでヒットしたか否かをそれぞれ第
１および第２の表示信号によって外部でモニタでき、ま
たメインメモリでアクセスされるアドレスだけでなくキ
ャッシュメモリでアクセスされるアドレスも外部で知る
ことができる。その結果、キャッシュメモリから命令が
フェッチされる場合でも、どのような命令シーケンスが
実行されているかを把握することが可能となる。

【図面の簡単な説明】

【図１】本発明によるデバッグサポート機能を有するマ
イクロプロセッサの一例を示すブロック図である。

【図２】図１のマイクロプロセッサが実行する命令シー
ケンスの一例を示すフローチャートである。

【符号の説明】

１　　バスインターフェース部 ２　　キャッシュメモリ部 ３　　命令プリフェッチ部 ４　　命令デコーダ・アドレス計算部 ５　　演算実行部 １０　　アドレスバス １１　　分岐アドレスバス １２　　データバス １３，１４　　命令用データバス １７　　外部アドレスバス

Claims (3)

【特許請求の範囲】
1. 【請求項１】キャッシュメモリを内蔵したマイクロプロ
   セッサにおいて、分岐命令による分岐の後、最初に命令
   コードがフェッチされるとき、分岐後の最初の命令フェ
   ッチであることを示す第１の表示信号を外部に出力する
   第１の表示信号送出手段と、　　前記分岐後の最初の命
   令フェッチで前記キャッシュメモリがアクセスされ、そ
   のアクセスがヒットした場合、そのことを示す第２の表
   示信号を外部に出力する第２の表示信号送出手段と、前
   記分岐後の最初の命令フェッチで前記キャッシュメモリ
   がアクセスされ、そのアクセスがヒットした場合、アク
   セスされた前記キャッシュメモリのアドレスを外部に出
   力するアドレス送出手段とを備えたことを特徴とするデ
   バッグサポート機能を有するマイクロプロセッサ。
2. 【請求項２】前記キャッシュメモリはマイクロプロセッ
   サ本体と同一のチップに実装されていることを特徴とす
   る請求項１記載のデバッグサポート機能を有するマイク
   ロプロセッサ。
3. 【請求項３】前記第１および第２の表示信号送出手段お
   よびアドレス送出手段は、外部との間で信号のやり取り
   を行うバスインターフェース部に設けられていることを
   特徴とする請求項１または請求項２記載のデバッグサポ
   ート機能を有するマイクロプロセッサ。