JPH0431216B2 - - Google Patents

Description

【発明の詳細な説明】

［産業上の利用分野］ 本発明は、多重化技術が１つの通信路を介して
通信するための複数のデジタルチヤネルからのデ
ータを集中するために使用されるデジタル型通信
システム、特にこのようなシステムでインターフ
エースとして使用されることができるバツフア装
置に関する。 ［従来技術］ 通信線又は通信リンクを製造するには多大のコ
ストが掛るので、既存の設備能力を増大するため
の種々の技術が開発されてきた。これらの技術の
中には多重化が含まれる。この多重化は複数のチ
ヤネル又はそれに接続された端末からのデータが
１つの通信リンクを介して伝送されることを可能
にする。 しかしながら、伝送リンクの帯域幅が制限され
るため２進データは伝送以前に変調処理を受けな
ければならない。そこで特にいわゆる両側波帯直
交キヤリヤ（DSB−QC）変調技術に関心が持た
れた。DSB−QC変調では、入力チヤネルと共に
多重化することにより得られた２進データ列又は
ビツトは、各々が所定数のビツト数（Ｎ個）から
なる複数の群に周期的に分割される。このような
各群は“Ｎビツト”と称される。各Ｎビツトのデ
ジタル値は２つの直交キヤリヤが夫々有しなけれ
ばならない振幅を規定する。次に、２つの振幅変
調された直交キヤリヤの結合から得られる信号
は、伝送ラインを介してアナロダ形式で送られ
る。受信端で複調処理及びデマルチプレキシング
処理により、元のビツトが検索され、適当な端末
に送られることを可能にする。 変調／復調動作は、いわゆる「多重カード」が
関連する「モデム」と呼ばれる装置で実行され
る。このカードは多重化動作及びデマルチプレキ
シング動作を実行し、入力チヤネルに接続された
端末に供給する。用語「多重チヤネル・モデム」
又は「モデム」はモデムそれ自身及び多重カード
の両者からなる構成要素を指定するのに時々使用
される。 送信端で各データ源、すなわち各端末はそれ自
身の特定の速度でデータビツトを供給する。多重
化処理から得られるＮビツトは、変調器自身によ
つて規定される「信号時刻」と呼ばれる特定の時
刻に変調器に送られる。２つの連続する信号時刻
間の時間間隔は「ボー周期」と呼ばれる。Ｎビツ
トが受ける変調処理は、プログラムを組み込まれ
たマイクロプロセツサによつて通常実行される信
号処理動作を含む。マイクロプロセツサへの各Ｎ
ビツト転送は、マイクロプロセツサがこのような
動作に対して使用可能になるときは必ず「割込要
求」に応答して実行される入出力（Ｉ／Ｏ）動作
である。したがつて、Ｎビツトの多重カードへの
供給は、マイクロプロセツサによるそれの受取り
とは非同期的に行なわれる。データの損失を防止
するために、入力ビツト源と（モデムのマイクロ
プロセツサのような）Ｎビツトを収集する装置間
のインターフエースとして働らく可変サイズのバ
ツフアを有する多重カードを提供する必要があ
る。このため、従来の多重カードにはいわゆる弾
力的レジスタが設けられていた。より正確には、
各入力チヤネルには、ビツトが関連端末によつて
その特定の速度でロードされるシフトレジスタが
備えられている。 ［発明が解決しようとする問題点］ Ｎビツトを形成するために使用されるビツトは
マイクロプロセツサによつて決定された時刻に
種々のシフトレジスタから収集される。「弾力的」
なる用語は、ビツトをレジスタ中へ送り込んでか
ら出て来るまでの間に可変的時間間隔が経過する
事実を表わしている。弾力的なレジスタが長けれ
ば長いほどビツト損失の可能性は少くなること明
らかである。他方、長いレジスタはコストが嵩み
しかも通信システムは複雑さを増すので、比較的
短いレジスタが一般的に使用されている。その
後、もしも、動作条件が、より長いレジスタの使
用を保証するならば、その装置は、製造した工場
に送り返され必要な変更を施さなければならな
い。 既存のモデムは所定の瞬間でそのいくつかのみ
が動作可能である複数の端末に接続するように設
計されている。より正確には、動作可能チヤネル
又は端末の可能構成数は設計段階中特定化され、
操作に際して所定の時刻で使用されるべき特定の
構成はオペレータ又は論理装置によつて、これら
の可能な配列から選択される。勿論、なされた選
択はいつでも修正されることができる。各入力チ
ヤネルに関連した弾力的なレジスタの使用は、動
作可能チヤネルの構成の修正に関する限りでは、
システムの融通性を制限する。このような修正の
結果として起こる必要なレジスタ動作を管理する
ためには複雑な論理装置を使用しなければならな
い。 従つて、弾力的なレジスタと同一機能を実行す
ることができるが、その動作は従来のものよりは
るかに融通がきく装置を提供することが望まし
い。 ［問題点を解決するための手段］ 本発明の目的は、異なつたビツト速度で作動す
る端末によつて供給されるデータビツトが共に多
重化され、非同期でＮビツトに収集されるシステ
ムで使用するための弾力的なバツフアを提供する
ことにある。この弾力的なバツフアは入出力ポイ
ンタのレジスタが関連するランダムアクセス・メ
モリと、入力チヤネルの各選択された構成に対し
て各動作可能チヤネルに割当てられたメモリ・ア
ドレスのシーケンスを指示する論理手段とを含ん
でいる。 ［実施例］ 第３図はデジタル通信システムの一般的な構成
を示している。低速データ端末装置（DTE）１
２〜１７はチヤネルＡ〜Ｆ及びインターフエース
回路を通して多重チヤネル・モデム３０に接続さ
れる。V24インターフエースとしてまた知られて
いるインターフエース回路は、CCITT勧告V24
又は同等な米国標準規格EIA232Cに従うもので
ある。多重チヤネル・モデム３０は高速通信路３
２を介してモデム３０と同様な多重チヤネル・モ
デム３４へ接続される。このモデム３４はチヤネ
ルＡ〜Ｆと同様なチヤネルA′〜F′及びV24インタ
ーフエイスを通してデータ端末装置２２〜２７に
接続される。 多重チヤネル・モデム３０及び３４は夫々２つ
の主要部分から成る。通信路３２のどちらの端部
にあるかによつて番号３６又は４０が指定される
それらの１つは、多重化装置（又は多重カード）
からなる。参照番号３８又は４２が付された他の
１つはモデムそのものである。多重モデム３０及
び３４は例えばIBMの3865モデムでもよい。多
重化装置３６及び４０は夫々V24インターフエイ
ス４４又は４６によつて、場合によりバス４８又
は５０によつて、関連モデムに接続される。 端末１２〜１７から端末２２〜２７に伝送が行
なわれるものと仮定して動作を説明すると、多重
化装置３６は、端末１２〜１７のうちの（動作可
能なチヤネルに接続される）いくつかによつて供
給されるビツトを先ずＮビツト群に組立てる。一
例として、全ビツト速度14400bpsの６ビツト群
（Ｎ＝６）が形成されるものと仮定すると、その
ような群（即ち「Ｎビツト」）は、「６ビツト」と
呼ばれる。各「６ビツト」又は「Ｎビツト」のビ
ツト配列は動作可能チヤネルの選択された構成に
よつて決まる。下記の第１表は可能な５つの構成
例を示す。この表は６つ以上の構成例に拡張可能
である。動作可能チヤネルの各構成に対する６ビ
ツト内のビツト順序は、もしもその順序が受信端
でデマルチプレキシング動作を正確に実行可能な
ように予め規定されているならば、当業者なら本
発明により変更されることができる。

【表】

【表】 構成番号４の例ではチヤネルＡ，Ｂ，Ｃのみが
動作可能である。これらのチヤネルは夫々
7200bps、4800bps、2400bpsのクロツク（図示せ
ず）によつて制御されるビツト速度を有するの
で、全ビツトは14400bpsの見かけ上の全速度で
モデムにより伝送される。したがつて１ボー周期
中に多重化装置３６は、7200bpsで動作してチヤ
ネルＡへ接続されたDTE１２から３ビツトを集
信し、4800bpsで動作してチヤネルＢへ接続され
たDTE１３から２ビツトを集信し、2400bpsで動
作してチヤネルＣへ接続されたDTE１４から１
ビツトを集信しなければならない。多重化装置３
６の出力で得られるこれらの６ビツトは1/2400秒
毎（１ボー周期毎）にモデム３８へ送られて「６
ビツト」を表わす特定のシンボルを定義づけるよ
うに働らく。そのシンボルは次にDSB−QC変調
を用いて、1/2400秒の間隔を有する信号時刻と呼
ばれる正規の時間間隔で通信路４２上へ送出され
る。従つて通信路３２上のアナログ信号はこれら
の信号時刻に情報を運ぶ。受信端でモデム４２は
受信信号をサンプルし、運ばれた情報をそこから
抽出する。モデム４２は次にその情報を処理して
受信された「６ビツト」を識別し、デマルチプレ
キシング処理をして適切なDTEへそのビツトを
転送する。 送信端でプログラムされたマイクロプロセツサ
により実行される変調処理は所定の順序で実行さ
れなければならない。よつてプロセツサがこの動
作態様（即ちＩ／Ｏ動作）の準備を終えるまで
は、「６ビツト」は多重化装置３６からモデム３
８へ転送されることができない。制御マイクロプ
ログラムは送信されるべきデータの読出しを開始
する命令（「送信データを読め」）を含み、マイク
ロプロセツサの基本サイクルと考えられる正規の
時間間隔で発生されＩ／Ｏ動作をボー速度で実行
させることを可能にすべきである。この命令の実
行は信号時刻、即ち「６ビツト」が多重化装置３
６からモデム３８へ転送されるべき時刻、を正確
に規定する。 よつて、動作可能端末は夫々のビツト速度で
各々の連続する「６ビツト」を形成されることが
できるようにビツトを供給し、プロセツサは各連
続する「６ビツト」をそれ自身の速度で収集す
る。端末機がデータビツトを供給する速度とプロ
セツサが「６ビツト」を集信する速度間には一定
の関係（ビツト速度／ボー速度）が存在するけれ
ども、２つの動作形式は非同期で実行される事実
が残る。これらの非同期動作から生じる誤動作の
機会は、本発明の弾力的バツフアによつて最小に
される。 第２図は多重化装置３６で使用する本発明の装
置の概略図である。その説明に移る前にCCITT
勧告V24によるインターフエイス線の定義（及び
略記号）を再び説明することは望ましいことであ
る。 「送信されるデータ（TD）」：DTEによつて発
生され且つ送信されるべきデータ信号はこの線で
モデムに転送される。 「送信要求（RTS）」：この線はモデムに初め
に送信モードを取らせるため、DTEによつて使
用される。 「送信準備完了（RFS）」：この線は送信する
ために準備されたことをDTEに初めに知らせる
ためモデムによつて使用される。 第２図では付加記号Ａ，Ｂ，Ｄ，Ｃ，Ｅ、及び
Ｆが、V24のインターフエイス線が関連するチヤ
ネルを識別するため、上記の略記号に付加されて
いる。例えばチヤネルＡに関係する線RFSは
RFSAで示される。同様にチヤネルＡ，Ｂ…等に
夫々関連したV24のインターフエイスはINT.A，
INT.B、…等で示される。最後に、付加記号Ｍ
が多重化装置３６をモデム３８に接続する線の略
記号に対しては付加され（例えばTDM）。 CCITT手続によると、送信を望んでいる端末
に関連したRTS線の電圧レベルは、通信システ
ムが初期設定されると零ボルトから所定の正のレ
ベル（上昇レベル）に変更されなければならな
い。更に正確には、或る装置（図示せず）は動作
可能チヤネルの選択構成により且つ上記第１表に
より、線RTSA〜RTSFのうちのどれを正のレベ
ル（上昇レベル）に変えなければならないかを決
定する。従つてモデム３８はOR回路５２及びそ
の出力線RTSMを介して知らされる。それの送
信準備ができるや否や、モデム３８は線RFSM
の電圧レベルを上昇させるが、論理ゲート５４，
５６，５８，６０，６２、及び６４が存在するた
め、RTS線が上昇レベルにある動作可能チヤネ
ルのみがそのRFS線を上昇レベルにする。その
ときこのシステムは動作準備が整つて、「６ビツ
ト」の形成及び処理を関始する。このため、多重
化装置３６は夫々入力制御装置（CTRLIN）７
２及び出力制御装置（CTRLOUT）７４に接続
された入力装置（RAMIN６８）及び出力装置
（RAMOUT７０）に関連したランダムアクセ
ス・メモリ（RAM６６）を有する。端末１２〜
１７からデータビツトを運ぶ線TDA、TDB等は
メモリ入力装置６８へ接続される。動作可能なチ
ヤネルを選択する装置（図示せず）は、その動作
可能なチヤネルに関連したTD線上を進むデータ
信号のみをメモリへ転送するのを可能にする。入
力制御装置７２は動作可能チヤネルからのビツト
をそれに割当てられたRAM６６の位置へ転送す
るのに有効である。 換言すれば、データビツトはそれに関連したク
ロツク（図示せず）によつて規定される時刻に動
作可能端末によつて供給される。これらのクロツ
クの制御の下でデータビツトは、動作可能チヤネ
ルに相当するインターフエイスINT.A，INT.B
等のビツト位置TDA，TDB等に記憶される。モ
デムの動作は、その実行が中断されることができ
るプログラマによつて与えられる読出し命令を含
むプログラムによつて制御される。「TDXを読出
し」と称する命令（Ｘ＝Ａ，Ｂ，Ｃ，Ｄ，Ｅ、又
はＦ）はビツト位置TDA，TDB、等の内容を読
出すことを可能にする。これらの命令がプログラ
ム中に出現する順序及びその頻度は動作可能チヤ
ネルの選択構成の特徴に依存する。例えばもしも
第４番目の構成が選択されると、チヤネルＡ，Ｂ
及びＣは夫々7200bps、4800bps、及び2400bpsの
ビツト速度を有する。 １ボーに対応する時間間隔中命令「TDAの読
出し」、「TDBの読出し」、及び「TDCの読出し」
は夫々３回、２回、及び１回出現する。 第１図は本発明の弾力バツフアの実施例を示
す。この装置は先ず初期設定されなければならな
い。もしも入力制御装置（CTRL IN）７２が動
作可能チヤネルの可能な構成（第１表参照）毎に
設けられているならば、初期設定処理の複雑さは
最小にされる。バツフアの実時間動作は下記の規
則に基づく。即ち、一旦RAM６６の記憶位置の
全行が00111111バイトで初めにロードされると、
もしも動作可能端末から受信し、（そして位置
TDに記憶された）ビツトが「１」レベルである
ならばいかなるメモリの書込み動作も必要としな
い。もしもこのビツトが「０」レベルであるなら
ば、メモリの関連記憶位置にあるビツトのレベル
は反転されなければならない（RAM６６は全部
零のバイトでも初期設定されることができること
に注意されたい。この場合にはもしも「０」ビツ
トが動作可能端末さら受信されるならばいかなる
メモリの書込み動作も必要とされなく、もしも
「１」ビツトが受信されるならば前記記憶位置の
ビツトは反転されなければならない）。 動作可能端末からのデータビツトは解読装置
（DECODE）６９によつて解読されたプログラム
により制御されるスイツチング装置（SWIN）６
８−１を介して「６ビツト」の適切なビツト位置
に送られる。よつてビツト時刻毎にスイツチング
装置６８−１は例えば算術・論理装置ALU（図示
せず）によつて識別されることができる１つの有
効ビツトを含むのみである。スイツチング装置６
８−１の出力はレジスタ（DATAIN）の６８−
２の入力に接続され、その出力はALU（図示せ
ず）及びRAM６６の両者に接続される。この例
ではRAM６６は、EB１，EB２，EB３，EB４
のアドレスを有するＫ＝４行及び８列の記憶位置
を有する。後述されるようにこれらの列のうちの
２つは使用されず、全てのレジスタの長さを８ビ
ツトに正規化するのに役立つ。RAMから取出さ
れる全ワードは装置７０の１部を形成する出力レ
ジスタ（DATAOUT）にロードされる。 上述の全装置は制御装置７２（第４図参照）及
び７４に関するマイクロプログラムによつて制御
される。命令は、データビツトがDTEから受信
される最高速度より遥かに高速のクロツクCK（図
示せず）によつて規定される速度で制御装置７２
及び７４から取出される。これらの命令は装置６
９で解読される。 上述のマイクロプログラムは特に列ポインタ
（RROCPTR）を含む入力列アドレス指定手段
と、入力行ポインタ（EBIN）を含む入力行アド
レス指定手段と、出力行アドレス指定手段
（EBOUT）を制御する。 上記のポインタ即ちPROCPTRA、
PROCPTRB等のうちの１つは各動作可能入力チ
ヤネル（又は源）に関連される。全てのこのよう
なポインタは１つ又はそれ以上のマイクロプログ
ラムSOFTPROC１〜SOFTPROC６及び「値
（VAL）」と呼ばれる項を含んだNEXTORERと
表記されるテーブル（表）によつて制御される。
全プログラム又は制御ルーチンはメモリ６７に記
憶されている。 EBIN入力線ポインタは各入力チヤネルに関連
している。PROCPTRA〜PROCPTRF及び
EBINA〜EBINFと表記された入力ポインタは入
力制御装置７２に関係し、入力行及び入力列のア
ドレス指定装置を規定する。 RAM６６で実行される読出し（Ｒ）動作及び
書込（Ｗ）動作を制御する信号は、解読器６９に
よつて制御されるＲ／Ｗ装置によつて発生され
る。 モデム３８のマイクロプロセツサによつて規定
される各信号時刻で、出力制御装置７４はRAM
６６の記憶位置の行の内容を出力レジスタ７０に
転送される。この行は出力行アドレス指定装置
（EBOUT）のポインタによつて指定される。実
際には、各行の右端の６ビツトのみが「６ビツ
ト」を形成するのに使用される。RAM６６にデ
ータビツトを記憶するために実行される動作は右
端の６ビツトを含むのみである。 本発明の装置が容易に理解されるために、その
動作は前述の第１表に示される動作可能チヤネル
のうちの２つの構成に関する例によつて説明され
る。 例１−第５番目の構成 全チヤネルは動作可能であり、それらに接続さ
れた全端末は2400bpsで動作する。各端末又はチ
ヤネルは各「６ビツト」のビツトＱ１〜Ｑ６の１
つに供給しなければならない。より正確には、チ
ヤネルＡはビツトＱ６を供給し、チヤネルＢはビ
ツトＱ５を供給し、……チヤネルＦはビツトＱ１
を供給する。 一旦この構成が規定されると、制御マイクロプ
ログラム（多重化カード３６に関連したマイクロ
プログラム、図示せず）が初期設定処理を制御す
る。RAM６６はEB１からEB４までアドレス指
定され、各対応する行は00111111バイトで初めに
ロードされる。後述されるようにこの動作は任意
であるが、取りわけ、全部「１」ビツトからなる
シーケンスが「６ビツト」111111に対応するシン
ボルを繰返すことによつて送信されるいわゆる
「連続キヤリヤ」モードのモデム動作を容易化す
る利点を有する。他の利点は後述される。次の動
作は入力ポインタレジスタEBINA−EBINFの
各々にアドレスEB３を、そして出力ポインタレ
ジスタEBOUTにアドレスEB１をローデイング
することからなる。アドレスEB１とEB３の差が
弾力バツフアの大きたを決定する。この差は入力
ポインタレジスタ及び出力ポインタレジスタに初
めにロードされたポインタのアドレス並びに本発
明の弾力バツフアの機能を実行するRAM６６の
その部分の容量（即ち記憶位置の行数）を変更す
ることにより修正されることができる。 初期設定処理はNEXTOPERテーブルのレジ
スタのローデイングを更に必要とする。各々１バ
イトを記憶する６つのレジスタがある。ビツト位
置０〜６は６つのレジスタのうちの最初のレジス
タに対してVAL１で示される「値」の項が、２
番目のレジスタに対してVAL２、……のように
ロードされる。これらの「値」は、これらのポイ
ンタによつて指定されたプログラムマイクロルー
チンが実行された後、ポインタPROCPTRA〜
PROCPTRFの内容と置換される。「値」（VAL）
のフイールドはルーチンSOFTPROC１〜
SOFTPROC６をアドレス指定するように初期設
定される。NEXTOPERテーブルの各レジスタ
の第８番目のビツトは、この例では「１」の論理
レベルにセツトされるフラグ(F)ビツトである。こ
の構成の全て６チヤネルは2400bpsで動作し、
VAL１は読取専用記憶装置（ROS）６７に予め
記憶されれているルーチンSOFTPROC１を指示
（又は指示）するアドレスを規定し、VAL２は
ROS６７に記憶されているルーチンSOFTPROC
２を指定し、VAL３はルーチンSOFTPROC３
を指定し、以下同様にVAL６はSOFTPROC６
を指定する。 最後に、初期設定処理は各々１バイトを記憶す
る６つのレジスタPROCPTRA〜PROCPTRFの
ローデイングを要求する。これらのレジスタの
各々はROS６７に記憶されているマイクロプロ
グラム又はルーチンSOFTPROC１〜
SOFTPROC６のアドレスを含んでいる。これら
のマイクロプログラムの各々は、ポインタ
EBINA〜EBINFによつて指定されるRAM６６
の記憶位置にデータビツトを記憶させるように実
行されるようにこの動作を制御する。初期設定の
終了で、レジスタPROCPTRAは値SOFTPROC
１を含み、レジスタPROCPTRBはSOFTPROC
２を含む（以下同様）。 一旦初期設定されると、システムは実時間で動
作できる。換言すると、前述の第１表に示すよう
に第５番目の構成の例では各端末は「６ビツト」
のビツトのうちの１つを供給しなければならな
い。関連するデータビツトがチヤネルＡから来る
ものと仮定する。もし来たならば実行されるべき
動作制御はポインタPROCPTRAによつて指定さ
れるルーチンSOFTPROC１によつて実行され
る。このルーチンはRAM６６に記憶されるべき
データビツトの２進レベルを先ず決定する。この
テストはALU（図示せず）にそのビツトを送らせ
ることによつて実行される。もしもそのデータビ
ツトが「０」であると判定されたならば、このル
ーチンはポインタEBINAによつて指示されるよ
うな、アドレスがEB３であるRAM６６の部分
の内容とバイト00000001とをALUにおいて排他
的オアする。よつて前記内容はメモリ読出し
（Ｒ）動作によつてALUへ予め転送されている。
次にNEXTOPERテーブルからのバイトVAL１
がポインタレジスタPROCPTRAの内容と交換さ
れる。（この例では新しいポインタ値は前の値と
同じである。何故ならば「６ビツト」の単一のビ
ツト位置即ち入力レジスタ６８の単一のビツト位
置が各動作可能端末に割当てられるからである。
従つてポインタPROCPTRAの内容は不変のまま
である。）次にルーチンSOFTPRTAにより位置
７にあるビツト即ち値１（VAL１）を含む
NEXTOPERレジスタのフラグ(F)ビツトをテス
トする。この例ではビツトＦ＝「１」であるので、
ルーチンSOFTPTRAはポインタレジスタ
EBINAの内容を、チヤネルＡからの次のビツト
処理を予想して１だけ増加させる。 しかしながら、もしもチヤネルＡからのデータ
ビツトが「１」であつたならば、RAMの内容は
ルーチンSOFTPRTAによつて修正されず、レジ
スタPROCPTRA及びEBINAの内容は「０」ビ
ツトの場合に前述のように更新される。 いま、データビツトがチヤネルＢを介して送信
されるものと仮定する。この場合に実行されるべ
き動作はポインタEBINB及びPROCPTRBの
NEXTOPER値VAL２とルーチンSOFTPROC
２の使用を除いて上述の動作と同様である。この
ルーチンは、もしもチヤネルＢの入力ビツトが
「０」であるならば排他的オア機能の変数のうち
の１つであるバイトが今や00000001の代りに
00000010である点でSOFTPROC１と相異する。 同様な動作がチヤネルＣ〜Ｆの場合にも繰返さ
れて、バイト00000010が連続して00001000、
00010000及び、00100000となる。 最後に、モデムに関連されたプロセツサによつ
て規定された信号時刻に、レジスタEBOUTのポ
インタによつて特定されたRAM６６の記憶位置
の行（これは最初はアドレスがEB１である行）
の内容は出力レジスタ（DATAOUT）７０に転
送される。EBOUTの内容は１だけ増分され、一
方、１バイト00111111は丁度読出されたRAM６
６の行にロードされる。モデムに伝送されないう
ちに出力レジスタ７０の６つの最右側ビツトのみ
が「６ビツト」を形成するために使用される。 RAM６６の記憶位置のうちの４行だけが弾力
バツフア機能のために指定されているこの例で
は、入出力ポインタレジスタEBIN及びEBOUT
は夫々４つのアドレスEB１〜EB４のうちの１つ
だけを含むことができる。アドレスEB４の後は
レジスタはアドレスEBIへ戻る。これらのレジス
タの内容の増分は、RAM６６の行数が２つの羃
であり且つ各レジスタのポインタそれ自身はその
２の羃に等しいビツト数から成る場合特に興味が
ある。 例２−第４番目の構成 この構成は夫々7200bps、4800bps及び2400bps
で作動する端末に取付けられたチヤネルＡ，Ｂ及
びＣからなる。 第１表に示されるように、「６ビツト」はチヤ
ネルＣから受信される１ビツト（Ｑ１）と、チヤ
ネルＢから受信される２ビツト（Ｑ２，Ｑ３）
と、チヤネルＡから受信される３ビツト（Ｑ４，
Ｑ５，Ｑ６）からなり、「６ビツト」の
CBBAAA型に相当する。チヤネルＤ，Ｅ及びＦ
は動作不能である。 前述の例のように一旦動作可能チヤネルの構成
が規定されると、多重化カード３６に関連した制
御マイクロプログラムは初期設定処理を制御す
る。RAM６６の記憶位置の各行には00111111バ
イトがロードされる。動作可能チヤネル
EBINA，EBINB及びEBINCのための各入力ポ
インタの内容はロードされるべきRAM６６の最
初のアドレス即ちこの例ではEB３と置換される。
出力レジスタEBOUTのポインタはアドレスEB
１を最初に指定するようにされる。
NEXTOPERテーブルの６つのアドレス
（NEXTOPER１〜６の番号が付けられている）
は次のようにロードされる。 NEXTOPER１：VAL１＝ルーチン
SOFTPROC２ の開始アドレス。 Ｆ＝“０”。 NEXTOPER２：VAL２＝ルーチン
SOFTPROC３ の開始アドレス。 Ｆ＝“０” NEXTOPER３：VAL３＝ルーチン
SOFTPROC１ の開始アドレス。 Ｆ＝“１” NEXTOPER４：VAL４＝ルーチン
SOFTPROC５ の開始アドレス。 Ｆ＝“０” NEXTOPER５：VAL５＝ルーチン
SOFTPROC４ の開始アドレス。 Ｆ＝“１” NEXTOPER６：VAL６＝ルーチン
SOFTPROC６ の開始アドレス。 Ｆ＝“１” 最後にポインタレジスタPROCPTRA〜
PROCPTRCは下記のルーチンを指定するように
ロードされる。 PROCPTRA：ルーチンSOFTPROC１ PROCPTRB：ルーチンSOFTPROC４ PROCPTRC：ルーチンSOFTPROC６ しかしながら、NEXTOPERレジスタのロー
デイング及びPROCPTRポインタレジスタの初
期ローデイングは初期設定処理とは独立して実行
されることができることに注意されたい。そのよ
うに行なうことを必要とされる全ては、動作可能
チヤネルの全ての可能な構成に対して適当に予め
ロードされた一組のPROCPTRレジスタ及び
NEXTOPERレジスタを提供することにある。 初期設定の完了の際、本発明の装置は実時間で
作動されることができる。 チヤネルＡからの最初のデータビツトの場合に
は、実行されるべき動作の制御は入力ポインタレ
ジスタPROCPTRAの内容によつて指定されるよ
うなマイクロプログラムSOFTPROC１に与えら
れる。このマイクロプログラムは受信データビツ
ト値を先ず判定する。もしもこのビツトが「０」
ならば、バイト00000001とポインタEBINAによ
つて指定されたRAM６６の部分の内容とが排他
的オアされる（もしもデータビツトが「１」なら
ばRAM６６のその部分の内容は変更されないま
まである）。次に、最初のNEXTOPERレジスタ
即ちNEXTOPER１に含まれた値VAL１のアド
レス指定ルーチンSOFTPROC２がレジスタ
PROCPTRAに転送される。その後レジスタ
NEXTOPER１のフラグビツトＦのテストが実
行される。Ｆ＝０であるので、制御はこのルーチ
ンで実行されることを終了する。 チヤネルＡからの第２のデータビツトに関連し
て実行されるべき動作制御は、プログラム制御ビ
ツト位置TDAによつて規定される時刻、即ち約
１／７２００秒毎に、ポインタPROCPTRAによつて指
定されるようなマイクロプログラムSOFTPROC
２に進む。必要とされる動作は、前述のバイト
00000001が0000010になることを除いてチヤネル
Ａからの最初のデータビツトの場合に実行された
動作と同様である。第２のNEXTOPERレジス
タ即ちNEXTOPER２に含まれた値（VAL２）
は入力ポインタレジスタPROCPTRAに転送され
る。 チヤネルＡからの第３番目のデータビツトの場
合には制御がポインタPROCPTRAに与えられ
る。この処理はバイト00000010が00000100である
ことを除いて、チヤネルＡからの第２番目のビツ
トの例と同様である。必要とされるルーチンの完
了の際、第３番目のNEXTOPERレジスタに含
まれたルーチンSOFTPROC１の開始アドレスに
対応する値VAL３は入力ポインタレジスタ
PROCPTRAに転送される。しかしながらフラグ
ビツトＦのテストは、Ｆ＝１であることを示して
いるので、レジスタEBINAの内容は１だけ増分
されてEB４になる。 次にチヤネルＢからの最初のデータビツトにつ
いて説明する。制御は入力ポインタレジスタ
PROCPTRBによつて指定されるマイクロプログ
ラム（ルーチン）SOFTPROC４に与えられる。
このマイクロプログラムはデータビツトの論理レ
ベルを先ず判定する。もしもビツトが「０」なら
ば、バイト00001000とEBINBによつて指定され
るRAM６６の記憶位置の行の内容とが排他的オ
アされる。この行のアドレスは最初EB３である。
もしもデータビツトが「１」ならば、上記の行の
内容は不変のままである。次に第４番目の
NEXTOPERレジスタ即ちNEXTOPER４の値
VAL４はレジスタPROCPTRBに転送される。
レジスタNEXTOPER４のフラグビツトが次に
テストされる。このビツトは「０」であるので、
制御はルーチンによつて実行されることを中止す
る。 チヤネルＢからの第２番目のビツトの場合、制
御は、入力ポインタレジスタPROCPTRBによつ
て指定されるマイクロプログラム・ルーチン
SOFTPROC５によつて実行される。実行される
べき動作は、バイト00001000が00010000になるこ
とを除いてチヤネルＢからの最初のビツトの例と
同様である。しかしながら、制御がもはやルーチ
ンSOFTPROC５によつて実行されないと、第５
番目のNEXTOPERレジスタ、即ち
NEXTOPER５の値VAL５はレジスタ
PROCPTRBの内容と置換する。更にフラグビツ
トＦ＝１であるので、レジスタEBINBの内容は
１だけ増分されてEB４に等しくなる。 次にチヤネルＣからの単一のビツトについて説
明すると、制御はマイクロプログラム・ルーチン
SOFTPROC６によつて実行される。実行される
べき動作は、前述のバイトが今や00100000である
ことを除いてチヤネルＢからの最終ビツトの場合
と同様である。しかしながら、それがもはや制御
を実行しないと、値VAL６はSOFTPROC６を
指定するので、このルーチンはレジスタ
PROCPTRCで不変のままである。更にフラグビ
ツトＦ＝「１」であるので、レジスタEBINCの内
容は１だけ増分してEB４に等しくなる。 モデムによつて規定される信号時間に実行され
る動作は例１で説明したものと同様である。 本発明は、多重化カードに関連した弾力バツフ
アを、使用されることを意図した全ての型の入力
チヤネル構成型に適合されることを可能にするこ
とを前述のことが示している。一方の構成から他
方の構成への変更は、特に各構成に特有のマイク
ロプログラムの組と、一度規定された所定の構成
に対応するマイクロプログラムを選択するための
手段の組からなる論理制御装置の使用により極め
て簡単に行なわれることができる。更に正確に
は、種々のチヤネルからの入力ビツトに対して制
御ルーチンを記憶するROS６７の内容は、必要
とされる構成にかかわらず変化されないままにさ
れることができる。従つてこのメモリは全ての構
成によつて共有されることができる。同様に
RAM６６及び「00111111」バイトを使用するそ
の初期設定マイクロプログラムは全ての構成によ
つて共有されることができる。しかしながら、
EBIN，EBOUT及びPROCPTRポインタレジス
タの内容及び値のNEXTOPERテーブルの内容
は、選択された入力チヤネル構成及び／又は必要
とされるバツフアの弾力性に依存する。バツフア
の弾力性の所定の程度の場合、構成表にリストさ
れた構成の各々に従つてNEXTOPERテーブル
のレジスタと同様にEBINレジスタ及び
PROCPTRレジスタをローデイングする手段が
設けられることが可能である。勿論、初期値で予
めロードされた１組のレジスタはまたチヤネルの
各個々の構成に対しても使用されることができ
る。 本発明の装置の融通性はまた、弾力的なバツフ
アの大きさは、例えばこのために確保されている
RAM６６の該当部分の大きさを増加する簡単な
手法により、容易に変更されることができる事実
に起因する。特に、RAM６６の記憶位置の入出
力行間の差を修正するために必要とされる全ての
ことは、EBINポインタレジスタ及びEBOUTポ
インタレジスタの組の最初の内容とこれらのレジ
スタによつて走査されるEBアドレスの限界「Ｋ」
との組を訂正することである。 ［発明の効果］ 従来技術のものよりも遥かに融通性の高い弾力
的なレジスタを低コストで得ることができる。

【図面の簡単な説明】

第１図は本発明の代表図、第２図は本発明を適
用した多重化回路の概略図、第３図は本発明を適
用しうる通信システムの概略図、第４図は本発明
の構成要素の詳細図である。 ３６……多重化回路、３８……モデム、６６…
…ランダム・アクセス・メモリ（RAM）、６８
−１……スイツチング装置（SWIN）、６８−２
……レジスタ（DATAIN）、６９……符号解読装
置、７０……出力レジスタ、７２……入力制御装
置（CTRLIN）、７４……出力制御装置
（CTRLOUT）。

Claims (1)

1. 【特許請求の範囲】 １ 特定の速度で複数のビツトを供給する少なく
   とも１つの２進データ供給源と前記ビツトをその
   特定の速度でＮビツト群に収集する装置間でイン
   ターフエイスとして働らくバツフア装置におい
   て、 Ｋ行及び少なくともＮ列の記憶装置からなるラ
   ンダムアクセス・メモリと、 前記供給源によつて供給される前記ビツトが記
   憶されるべき前記ランダムアクセス・メモリの行
   を規定するための入力行アドレス指定手段と、 Ｎビツトのビツト配列による所定の順序で、前
   記供給源に割り当てられた前記ランダムアクセ
   ス・メモリの列をアドレス指定するための入力列
   アドレス指定手段と、 前記ビツト収集装置にＮビツトを供給する前記
   ランダムアクセス・メモリの行を規定するための
   出力行アドレス指定手段と、 前記入力行アドレス指定手段及び出力行アドレ
   ス指定手段に初期入出力アドレスをロードするた
   めの初期設定手段と、 Ｎビツト収集装置に接続され、前記出力行アド
   レス指定手段によつてアドレス指定される前記ラ
   ンダムアクセス・メモリの行のビツト位置に記憶
   されるビツトでロードされるべき出力手段と、 前記入力列アドレス指定手段に接続され、所定
   の周期的順序で且つ前記供給源に特有の速度によ
   つて規定される速度で、前記入力列アドレス指定
   手段に供給されたアドレスを増分する入力制御手
   段と、 周期的に且つ前記収集装置の速度で前記出力行
   アドレス指定手段に供給されたアドレスを増分す
   る出力制御手段とを備え、 前記入力行アドレス指定手段及び前記出力行ア
   ドレス指定手段にロードされた初期入出力アドレ
   ス値の差は前記データ供給源及び前記Ｎビツト収
   集装置の特性により予め規定されていることを特
   徴とするバツフア装置。