JPH04311280A - 視覚認識装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は物体の形状や位置等を高
速に認識する視覚認識装置に関する。

【０００２】

【従来の技術】現在製造業の自動化が推進されてきてお
り、中でも作業者が従来目で行ってきた物体の識別，位
置の認識，検査業務の自動化には視覚認識装置が必要不
可欠である。従って、視覚認識装置が開発実用化されて
きた。

【０００３】従来の視覚認識装置は、例えば、日刊工業
新聞社発行の「画像処理装置とその使い方」の６３ペー
ジより６５ページに示される様に、カメラの濃淡画像信
号を視覚認識装置のデジタル処理回路、例えば、ＣＰＵ
が処理できる様に白（１）黒（０）の一ビットの信号と
して画像メモリに格納する二値化処理を遅延線と比較回
路で行っていた。しかし、この方法だけではノイズや照
明むらに弱いため、画面にフィルタリングする方法や、
カメラの濃淡画像信号をＡ／Ｄコンバータで、例えば、
八ビットのデジタル値に変換して濃淡画像データを微分
して輪郭抽出し、二値化する方法が考案されてきた。

【０００４】このような多値のデジタル画像データに微
分等の演算やフィルタリングをフレキシブルに行うこと
はハードウェアで作成することは回路規模が大きく困難
であるので汎用ＣＰＵ等でプログラムを作成して実行す
る方法、あるいは、画像処理に向く、内部が多段パイプ
ライン構成となったディジタルシグナルプロセッサ（Ｄ
ＳＰ）や専用処理プロセッサを採用するものが多くなっ
てきた。この様な構成では二値化した画像データの位置
検出や特徴抽出等の処理もフレキシブルに比較的高速に
行うことができる。特に、パイプライン構成のプロセッ
サを用いた場合、一つのインストラクションを実行する
には（１）スイッチ，（２）デコード，（３）エクゼキ
ュート等複数のインストラクションサイクルが必要だが
、次のインストラクションサイクルで同時に次の命令を
読み出して実行準備にかかるので、見かけ上一インスト
ラクションサイクルで一命令を実行する様になる。従っ
て、画像データの様に大量のデータをハードウェアを用
いるのとあまり差がない高速でフレキシブルに処理を行
える。

【０００５】

【発明が解決しようとする課題】しかし、パイプライン
構成を持つＣＰＵを用いた従来例では以下の欠点があっ
た。すなわち、図２に示す様な取り込んだ画像とあらか
じめ登録しておいた画像との論理積をとって他の画像メ
モリへ収納して、二つの一致度をみるパターンマッチン
グの演算ではパイプライン処理を行う一インストラクシ
ョンサイクルで全ての命令を次々と実行してゆくＣＰＵ
を用いても最低三インストラクションサイクルかかるこ
とである。これは一インストラクションサイクルが１０
０ｎＳｅｃ．程度のＣＰＵがあることを考えると、長く
はないと考えられるが、画像メモリデータが、一画面を
５１２×４８０画素で取り込むことを考えると７３ｍＳ
ｅｃ．程度の時間となり、この様な処理が他にも多く存
在することを考えると、処理時間が長くて実際の要求に
合わないという問題点が生じる。

【０００６】図２に示す演算が三インストラクション以
上かかる理由は、演算を行うのに（１）画像メモリＡを
ＣＰＵに取り込む　（２）画像メモリＢをＣＰＵに取り
込む　（３）演算結果を画像メモリＣに書き込むという
三つの外部バスの操作があり、それぞれに一インストラ
クションサイクル必要だからである。画像メモリをＣＰ
Ｕ内部に持つことはその容量（５１２×４８０×１ビッ
ト）からみても不可能である。

【０００７】

【課題を解決するための手段】本発明は従来例の持つ画
像処理にかかわる処理時間を短縮して高速な処理を行え
る視覚装置を提供するために考案されたもので次の様な
構成をとっている。

【０００８】すなわち、画像データを処理する画像処理
手段として外部のアドレスおよびデータバスを二組独立
して持つＣＰＵを装備し、また、画像データを記憶する
メモリの一画面分がその二つのバスより双方からアクセ
ス可能としたものである。

【０００９】

【作用】本発明によれば、一つの命令で同時に異なるバ
スに接続された画像メモリのリードあるいはライトが任
意に可能となり、メモリアクセスが三回発生する処理で
も二インストラクションサイクルで実行可能となる。ま
た、画像メモリはＣＰＵの二つのバスのどちらからもア
クセスできるので、処理の流れによってアクセスするバ
スを選択すれば、少ない画像メモリの面数で複雑な処理
に対応でき、フレキシブルで効率の良い処理が可能であ
る。

【００１０】

【実施例】図１に本発明の一実施例の視覚認識装置の内
部システム構成図を示す。視覚認識装置２はカメラ１よ
り入力された画像データを受入れ処理し、認識結果をＩ
／Ｏ回路１６を介して外部の機器に出力する。次に、そ
の内部構成を詳しく説明する。カメラ１よりの画像アナ
ログ信号を画像入力手段３で八ビットのデジタル濃淡信
号に所定のサンプリングクロックで変換し、順々に濃淡
画像メモリ４に収納する。本実施例ではカメラ１にＲＳ
１７０の規格準拠のものをインターレースで取り込んで
おり、その画面の分割数は５１２（横）×４８０（縦）
で約３３ｍＳｅｃ．で取り込みが終了する。次に、ディ
ジタルシグナルプロセッサ（ＤＳＰ）５が濃淡画像メモ
リ４の画像各部のディジタル濃淡データを二値化し、１
（白），０（黒）の一ビットデータに変換して二値画像
メモリ１１に収納する。ここでは濃淡画像メモリ４をＤ
ＳＰ５がバス８を介してアクセスしてＤＳＰ５内で基準
しきい値より濃淡値が大きい場合は１，小さい場合は０
という様に一ビットのデータとしてバス９を介して二値
画像メモリ１１に書き込む。この処理はアセンブリ言語
で記述すれば表１のような処理で行える。

【００１１】

【表１】

【００１２】表１のプログラムリストについて説明する
。ステップｎでは、濃淡画像メモリ４の先頭アドレスを
アドレスレジスタＲ０にロードする。また、ステップｎ
＋１では二値画像メモリ１１の先頭アドレスをアドレス
レジスタＲ１にロードする。次にステップｎ＋２では、
アドレスレジスタＲ０の示すアドレス、すなわち、濃淡
画像メモリ４の先頭の濃淡画像データをバス８を介して
データレジスタＤ０にロードする。その後、Ｒ０は＋１
され、次のアドレスを示す。ステップｎ＋３ではデータ
レジスタＤ１に濃淡画像データを白黒に変換するしきい
値ＴＨＬをロードする。ステップｎ＋４ではＤＳＰ５は
最初の濃淡画像データとしきい値の比較が行われる。す
なわち、しきい値の方が大きい時はステータスレジスタ
のネガティブフラッグに０が、しきい値の方が小さいか
同じの場合はネガティブフラッグに１がロードされる。 しかも、同時に濃淡画像メモリの次のデータが、バス８
を介してＤ０にロードされる。ロード後Ｒ０は＋１され
る。ステップｎ＋５はステップｎ＋６の命令をＲＰＴＣ
回だけ繰り返す命令であり、ステップｎ＋６はステップ
ｎ＋４と同じく濃淡画像データとしきい値の比較を行い
ながら、バス８を介して次の濃淡画像データをＤ０にロ
ードしてＲ０を＋１し、またステップｎ＋４で比較した
結果をバス９を介して二値画像メモリ１１の先頭アドレ
スへ書き込む。次からはステップｎ＋６をＲＰＴＣ回繰
り返し、濃淡画像メモリ４の全ての内容を二値化し、順
次、二値画像メモリ１１に書き込む。ここで各ステップ
は、ＤＳＰの特性であるバスの重複専有がない限り一イ
ンストラクションサイクル（１００ｎＳｅｃ）で次の命
令で実行することが出来るので、ＤＳＰ５の内部のメモ
リに表１のプログラムをプログラムメモリ６より転送し
て実行すれば同時にバス８とバス９がステップｎ＋６で
使用されるだけなので、一つの画像データを一インスト
ラクションで二値化できると考えて良い。全体で７ステ
ップなので充分にプログラムを収納できる。ここでプロ
グラムをプログラムメモリ６に収納するとインストラク
ションフェッチと二値画像メモリ１１へ書込みが同時に
発生するため、一インストラクションで実行できない。 この様に、図１に示す構成とすることで画像データあた
り１００ｎＳｅｃ．で実行し、画面全体で５１２×４８
０分割なので、約２５ｍＳｅｃ．で二値化することがで
きる。

【００１３】さて次には二値化された画像データをもと
に、画像内にいくつの物体があるかや、その面積、重心
などの特徴量をもとめたりして、実際の認識を行うわけ
であるが、先の二値化処理では高速化するためにバス８
より読み出した濃淡画像メモリ４の内容をＤＳＰ５で処
理してバス９より出力して二値画像メモリ１１に収納し
た。しかし、次の処理では処理が複雑でプログラムをＤ
ＳＰ５内部に収納し実行することは不可能であり、プロ
グラムメモリ６よりフェッチされる。そこでＤＳＰ５は
二値画像メモリ１１をバス８より読込んで処理する。従
って、一インストラクションに一回必ず発生するプログ
ラムフェッチはバス９より行われるのでバス８では並行
して二値画像メモリ１１を読出し書込みが行えるので、
バスの衝突によるウェイトが発生せず高速処理が実現さ
れる。このアクセスするバスをバス８とバス９との両方
として切換える回路部がバス切換手段１０である。図３
にバス切換手段１０と二値画像メモリ１１との回路ブロ
ック図を示す。

【００１４】図３に基づいてその動作を説明する。図示
していないがＤＳＰ５のバス８のデータおよびアドレス
バス，Ｒ／Ｗ信号とバス９のデータおよびアドレスバス
，Ｒ／Ｗ信号がバス切換手段１０に接続されている。 データバスは二値画像メモリ１１が一ビットのメモリで
あるのでビット０（最下位）にしか接続されていない。 例えば、ＤＳＰ５がバス８よりメモリを読み込む場合は
Ｉ／Ｏポート２３に１を書きこみ、バス８の所定のアド
レスを指定すれば、アドレスデコーダ１７の出力Ｏがオ
ンして、また信号セレクタ１９のＡ／Ｂ入力はＡなので
Ａ１の入力が二値画像メモリ１１のＣＳ入力に伝達され
る。またＡバスＲ／Ｗ信号も同様に二値画像メモリ１１
のＲ／Ｗ入力に伝達される。一方、バス８の下位アドレ
スはアドレスセレクタ２０のＡ／Ｂ入力はＡのため二値
画像メモリ１１のアドレス入力Ａ０〜Ａｎに伝達され所
定のメモリアドレスの内容がＩＮ／ＯＵＴ端子より出力
される。ここでバスバッファ２１はアドレスデコーダ１
７とバスＲ／Ｗ信号より二値画像メモリ１１よりＤＳＰ
５へのバッファを動かし、ＤＳＰ５へその内容を伝達す
る。バス９よりメモリを読み込む場合には、Ｉ／Ｏポー
ト２３へ０を書き込みバス９の所定のアドレスを指定す
れば同様にＤＳＰ５より二値画像メモリ１１の内容を読
み込める。

【００１５】以上のようにＤＳＰ５の持つ二つのバスの
双方からリードライトできる二値画像メモリを図１に示
す様に三面持っており、図２に示す様なパターンマッチ
ング処理においても二値画像メモリ１１をバス８より、
二値画像メモリ１３をバス９より同時に読み出して、処
理して二値画像メモリ１５へバス８より結果を出力すれ
ば、バス効率の良い処理を行える。

【００１６】このように、本実施例によれば、処理の内
容に応じてＤＳＰの持つ高速性を最大に活用したメモリ
のアクセスを実現でき、データ量が大きい視覚認識装置
の高速処理に大きな効果がある。

【００１７】

【発明の効果】本発明によれば、データ量の大きな画像
データを高速にしかもフレキシブルに処理することがで
きる。

【図面の簡単な説明】

【図１】本発明の一実施例を示すブロック図。

【図２】画像処理の一例であるパターンマッチングの説
明図。

【図３】本発明の一実施例中のバス切換手段と二値メモ
リのブロック図。

【符号の説明】

２…視覚認識装置 ４…濃淡画像メモリ ５…ディジタルシグナルプロセッサ（ＤＳＰ）８…バス ９…バス １０…バス切換手段 １１…二値画像メモリ

Claims (2)

【特許請求の範囲】
1. 【請求項１】カメラの入力信号を処理して画像メモリに
   書込む画像入力処理手段、前記カメラの画像入力を記憶
   する前記画像メモリ、前記画像メモリの画像データを処
   理して認識結果を出力する画像処理手段より成る視覚認
   識装置において、前記画像処理手段に多段パイプライン
   処理機構を持ち、二つの独立したアドレス、データバス
   を具備したＣＰＵを装備し、前記画像メモリは前記ＣＰ
   Ｕの持つ二つの前記アドレス、データバスの双方に配置
   したことを特徴とする視覚認識装置。
2. 【請求項２】請求項１において、前記ＣＰＵは前記画像
   メモリについてその二つの前記アドレス、データバスの
   双方より同一の内容についてアクセス可能とした視覚認
   識装置。