JPH04311224A - シフト回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はデータ処理装置等で用い
られる、入力されたデータを右あるいは左にシフトする
シフト回路に関する。

【０００２】

【従来の技術】従来、入力されたデータを右あるいは左
にシフトするシフト回路としては、図２に示すような構
成の回路が用いられていた。図２は、入力されたデータ
を右あるいは左に０ビットから７ビットまで任意のシフ
トを行なう回路のうち５ビット分を示したものである。

【０００３】図２において、２００は１ビットシフタ、
２１０は２ビットシフタ、２２０は４ビットシフタ、２
０１はシフタを構成する１ビットの単位回路であり、３
対のＮチャネルトランジスタとＰチャネルトランジスタ
よりなる転送ゲートで構成されている。また２５１は入
力回路、２５２は出力回路である。また、図２において
、Ｘｎは入力データ、Ｙｎは出力データ、ａｎ（ｎ＝…
，ｉ−１，ｉ，ｉ＋１，…）は入力回路２５１の出力デ
ータ、ｂｎ、ｃｎ（ｎ＝…，ｉ−１，ｉ，ｉ＋１，…）
は中間のデータ、ｄｎ（ｎ＝…，ｉ−１，ｉ，ｉ＋１，
…）は出力回路２５２への入力データである。ｒｎ、ｎ
ｎ、ｌｎ（ｎ＝０，１，２）はシフト制御信号であり、
＊ｒｎ，＊ｎｎ，＊ｌｎはそれぞれｒｎ，ｎｎ，ｌｎの
論理反転信号である。

【０００４】以下に、図２に示したシフト回路の動作を
説明する。まず、入力データＸｎが入力回路２５１に入
力されて、その出力データａｎが１ビットシフタ２００
に入力されると、ｒ０，ｎ０，ｌ０の値により、右、左
に１ビットシフトあるいはシフトされないで中間のデー
タｂｎが生成される。この時、｛ｒ０，ｎ０，ｌ０｝＝
｛１，０，０｝の場合には、シフト制御信号ｒ０および
＊ｒ０がゲートに接続されたトランジスタのみが導通状
態となり、入力データａｎが１ビット右にシフトされる
。また、｛ｒ０，ｎ０，ｌ０｝＝｛０，０，１｝の場合
には、シフト制御信号ｌ０および＊ｌ０がゲートに接続
されたトランジスタのみが導通状態となり、入力データ
ａｎが１ビット左にシフトされる。｛ｒ０，ｎ０，ｌ０
｝＝｛０，１，０｝の場合には、シフト制御信号ｎ０お
よび＊ｎ０がゲートに接続されたトランジスタのみが導
通状態となり、入力データａｎはシフトされないでその
まま中間のデータｂｎが生成される。同様にして、中間
のデータｂｎが２ビットシフタ２１０に入力されると、
｛ｒ１，ｎ１，ｌ１｝＝｛１，０，０｝の場合にｂｎが
右に２ビットシフトされ、｛ｒ１，ｎ１，ｌ１｝＝｛０
，０，１｝の場合にｂｎが左に２ビットシフトされ、｛
ｒ１，ｎ１，ｌ１｝＝｛０，１，０｝の場合にはｂｎが
シフトされないで、中間のデータｃｎが生成される。さ
らに、中間のデータｃｎ４ビットシフタ２２０に入力さ
れると、｛ｒ２，ｎ２，ｌ２｝＝｛１，０，０｝の場合
にｃｎが右に４ビットシフトされ、｛ｒ２，ｎ２，ｌ２
｝＝｛０，０，１｝の場合にｃｎが左に４ビットシフト
され、｛ｒ２，ｎ２，ｌ２｝＝｛０，１，０｝の場合に
はｃｎがシフトされないで、出力回路２５２への入力デ
ータｄｎが生成される。そして、このデータｄｎが出力
回路２５２へ入力されると、最終的にシフトされたデー
タＹｎが出力される。このようにして、ｒｎ，ｎｎ，ｌ
ｎ，＊ｒｎ，＊ｎｎ，＊ｌｎの値の組み合わせにより０
ビットから７ビットまでの右あるいは左へのシフトが行
われる。

【０００５】

【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、右にシフトする場合と左にシフトする場
合で、それぞれに転送ゲートを要するため素子数が多く
、さらに配線数が多い。このため、レイアウトが複雑と
なり、レイアウトに必要な面積が増大するという問題点
を有していた。

【０００６】本発明は上記問題点に鑑み、素子数と配線
数が少なく、したがってレイアウト面積が小さい半導体
集積回路に好適なシフト回路を提供するものである。

【０００７】

【課題を解決するための手段】上記問題点を解決するた
めに本発明のシフト回路は、　少なくとも２つの各転送
ゲートの第１の信号端子を共通に接続し、各転送ゲート
の第２の信号端子を所定の桁数だけ間隔をおいて単位回
路とし、この単位回路を複数個配列し、前記単位回路の
共通に接続された第１の信号端子を第１のデータの各桁
の端子に接続し、前記単位回路の各第２の信号端子を第
２のデータの各桁の端子に接続し、各転送ゲートの制御
ゲートにシフト量制御信号を接続して単位回路群とし、
前記単位回路群の第１のデータ端子と第２のデータ端子
にそれぞれに入出力手段を設けた構成である。

【０００８】

【作用】本発明は上記した構成によって、第１のデータ
端子側の入出力回路の入力機能を用いて第１のデータ端
子側からデータを単位回路群に入力し、第２のデータ端
子側の入出力回路の出力機能を用いて第２のデータ端子
側からデータを出力した場合と、第２のデータ端子側の
入出力回路の入力機能を用いて第２のデータ端子側から
データを単位回路群に入力し、第１のデータ端子側の入
出力回路の出力機能を用いて第１のデータ端子側からデ
ータを出力した場合とで、データの流れを逆にすること
ができる。したがって、第１のデータ端子側からデータ
を入力し、第２のデータ端子側からデータを出力する場
合に、例えば右シフトが可能なように構成することによ
り、第２のデータ端子側からデータを入力し、第２のデ
ータ端子側からデータを出力すれば、左シフトが可能と
なる。

【０００９】

【実施例】以下本発明の一実施例のシフト回路について
、図面を参照しながら説明する。

【００１０】図１は本発明の実施例におけるシフト回路
の論理図面を示すものである。図１は、入力されたデー
タを右あるいは左に０ビットから７ビットまで任意のシ
フトを行なう回路のうち５ビット分を示したものである
。

【００１１】図１において、１００は１ビットシフタ、
１１０は２ビットシフタ、１２０は４ビットシフタ、１
０１はシフタを構成する１ビットの単位回路であり、２
対のＮチャネルトランジスタとＰチャネルトランジスタ
よりなる転送ゲートで構成されている。また１５１は入
出力回路である。また図１において、Ｘｎは入力データ
、Ｙｎは出力データ、ａｎ，ｄｎ（ｎ＝…，ｉ−１，ｉ
，ｉ＋１，…）は入出力回路１５１に接続されたデータ
、ｂｎ，ｃｎ（ｎ＝…，ｉ−１，ｉ，ｉ＋１，…）は中
間のデータ、ｓｎ，ｎｎ（ｎ＝０，１，２）はシフト制
御信号であり、＊ｓｎ，＊ｎｎはそれぞれｓｎ，ｎｎの
論理反転信号である。

【００１２】以下に、図１に示したシフト回路の動作を
説明する。まず、右シフトを行う場合について述べる。 この場合には、まず、シフトする入力データＸｎが入出
力回路１５１に入力されると、データＸｎの各々の桁が
その桁位置に対応するａｎのそれぞれの桁に接続される
。入力データａｎが１ビットシフタ１００に入力される
と、ｓ０，ｎ０の値により、１ビット右にシフトあるい
はシフトされないで中間のデータｂｎが生成される。こ
の時｛ｓ０，ｎ０｝＝｛１，０｝の場合には、シフト制
御信号ｓ０および＊ｓ０がゲートに接続されたトランジ
スタのみが導通状態となり、入力データａｎが１ビット
右にシフトされる。また｛ｓ０，ｎ０｝＝｛０，１｝の
場合には、シフト制御信号ｎ０および＊ｎ０がゲートに
接続されたトランジスタのみが導通状態となり、入力デ
ータａｎはシフトされないで、そのまま中間のデータｂ
ｎが生成される。同様にして｛ｓ１，ｎ１｝＝｛１，０
｝の場合にｂｎが右に２ビットシフトされ、｛ｓ１，ｎ
１｝＝｛０，１｝の場合にはｂｎがシフトされないで、
中間のデータｃｎが生成される。さらに｛ｓ２，ｎ２｝
＝｛１，０｝の場合にｃｎが右に４ビットシフトされ、
｛ｓ２，ｎ２｝＝｛０，１｝の場合にはｃｎがシフトさ
れないで、データｄｎが生成される。最後に、データｄ
ｎが入出力回路１５１に入力されると、データｄｎの各
々の桁がその桁位置に対応するＹｎの桁にそれぞれ接続
される。このようにして、ｓｎ，ｎｎ，＊ｓｎ，＊ｎｎ
の値の組み合わせにより、０ビットから７ビットまでの
右シフトが行われる。

【００１３】次に、左シフトを行う場合について述べる
。この場合には、シフトする入力データＸｎが入出力回
路１５１に入力されると、データＸｎの各々の桁がその
桁位置に対応するｄｎの桁にそれぞれ接続される。デー
タｄｎが４ビットシフタ１２０に入力されると、ｓ２，
ｎ２の値により、４ビット左にシフトあるいはシフトさ
れないで中間のデータｂｎが生成される。この時｛ｓ２
，ｎ２｝＝｛１，０｝の場合には、シフト制御信号ｓ２
および＊ｓ２がゲートに接続されたトランジスタのみが
導通状態となり、入力データｄｎが４ビット左にシフト
される。また｛ｓ２，ｎ２｝＝｛０，１｝の場合には、
シフト制御信号ｎ２および＊ｎ２がゲートに接続された
トランジスタのみが導通状態となり、入力データｄｎは
シフトされないで、そのまま中間のデータｃｎが生成さ
れる。同様にして、中間のデータｃｎが２ビットシフタ
１１０に入力されると、｛ｓ１，ｎ１｝＝｛１，０｝の
場合にｃｎが左に２ビットシフトされ、｛ｓ１，ｎ１｝
＝｛０，１｝の場合にはｃｎがシフトされないで、中間
のデータｂｎが生成される。さらに、中間のデータｂｎ
が１ビットシフタ１００に入力されると、｛ｓ０，ｎ０
｝＝｛１，０｝の場合にｂｎが左に１ビットシフトされ
、｛ｓ０，ｎ０｝＝｛０，１｝の場合にはｂｎがシフト
されないで、データａｎが生成される。最後に、データ
ａｎが入出力回路１５１に入力されると、データａｎの
各々の桁がその桁位置に対応するＹｎの桁にそれぞれ接
続される。このようにして、ｓｎ，ｎｎ，＊ｓｎ，＊ｎ
ｎの値の組み合わせにより、０ビットから７ビットまで
の左シフトが行われる。

【００１４】以上のように本実施例によれば、図１にお
ける単位回路１０１のように２つの転送ゲートよりなる
回路を規則的に配列し、データの流れる方向を右シフト
の場合と左シフトの場合で逆にすることにより、右ある
いは左のシフトを実現している。これにより、単位回路
の素子数、配線数を大幅に減少させることができ、半導
体集積回路におけるレイアウトを容易に行うことができ
、レイアウト面積を小さくできる。

【００１５】なお、本実施例において、単位回路として
ＮチャネルトランジスタとＰチャネルトランジスタから
なる転送ゲートを用いた構成で説明したが、Ｎチャネル
トランジスタあるいはＰチャネルトランジスタのいずれ
か一つのトランジスタを用いても同様の効果が得られる
。

【００１６】また、本実施例においては、１ビットシフ
タ、２ビットシフタおよび４ビットシフタを縦続接続し
た場合について述べたが、それぞれのシフタの順序は任
意であり、またそのシフト量もこの限りでない。

【００１７】さらに、本実施例において、単位回路とし
て２つの転送ゲートを用い、１段目のシフタで０ビット
および１ビット、２段目で０ビットおよび２ビット、３
段目で０ビットおよび４ビットのシフトが可能なように
構成した場合について述べたが、例えば、単位回路とし
て４つの転送ゲートを用い、１段目で０ビット、１ビッ
ト、２ビットおよび３ビットのシフトを可能とし、２段
目で０ビット、４ビット、８ビットおよび１２ビットの
シフトを可能とし、０ビットから１５ビットまでの右お
よび左シフトができるように構成するというように、単
位回路の転送ゲートの個数を増やすことにより、シフト
を行う場合の段数を減少させることができる。さらに、
１段のみシフタを用いる場合にも素子数および配線数を
削減することができる。

【００１８】

【発明の効果】以上のように本発明によれば、２つの転
送ゲートよりなる回路を規則的に配列し、データの流れ
る方向を右シフトの場合と左シフトの場合で逆にするこ
とにより右あるいは左のシフトを実現することができ、
単位回路の素子数、配線数を大幅に減少させ、半導体集
積回路におけるレイアウトを容易に行うことができ、さ
らにレイアウト面積を小さくできる。

【図面の簡単な説明】

【図１】本発明の一実施例におけるシフト回路の論理回
路図である。

【図２】従来のシフト回路の論理回路図である。

【符号の説明】

１０１　　シフタを構成する単位回路 １００　　１ビットシフタ １１０　　２ビットシフタ １２０　　４ビットシフタ

Claims (2)

【特許請求の範囲】
1. 【請求項１】少なくとも２つの各転送ゲートの第１の信
   号端子を共通に接続し、各転送ゲートの第２の信号端子
   を所定の桁数だけ間隔をおいて単位回路とし、この単位
   回路を複数個配列し、前記単位回路の共通に接続された
   第１の信号端子を第１のデータの各桁の端子に接続し、
   前記単位回路の各第２の信号端子を第２のデータの各桁
   の端子に接続し、各転送ゲートの制御ゲートにシフト量
   制御信号を接続して単位回路群とし、前記単位回路群の
   第１のデータ端子と第２のデータ端子にそれぞれに入出
   力手段を設けたことを特徴とするシフト回路。
2. 【請求項２】少なくとも２つの各転送ゲートの第１の信
   号端子を共通に接続し、各転送ゲートの第２の信号端子
   を所定の桁数だけ間隔をおいて単位回路とし、この単位
   回路を複数個配列し、前記単位回路の共通に接続された
   第１の信号端子を第１のデータの各桁の端子に接続し、
   前記単位回路の各第２の信号端子を第２のデータの各桁
   の端子に接続し、各転送ゲートの制御ゲートにシフト量
   制御信号を接続して単位回路群とし、前記単位回路群を
   複数縦続接続し、両端のデータ端子にそれぞれに入出力
   手段を設けたことを特徴とするシフト回路。