JPH0430832Y2 - - Google Patents
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Description
【考案の詳細な説明】
「産業上の利用分野」
この考案は、デルタシグマ変調された信号を、
リニアPCM信号に変換する際に用いて好適なデ
シメイシヨン回路に関する。[Detailed explanation of the invention] "Industrial application field" This invention uses a delta-sigma modulated signal to
The present invention relates to a decimation circuit suitable for use when converting to a linear PCM signal.
「従来の技術」
アナログ／デジタル変換技術の一つとして、デ
ルタシグマ変調が知られている。"Prior Art" Delta-sigma modulation is known as one of the analog/digital conversion technologies.
第４図は、デルタシグマ変調回路の構成を示す
ブロツク図であり、図において、１は入力アナロ
グ信号Sxと帰還量子化信号（＋Ｖ／−Ｖ）の偏
差を積分する積分回路である。２は高速のクロツ
ク信号ckl（１〜4MHz）で動作する比較回路であ
り、積分回路の出力信号が負のときは“０”信
号、正のときは“１”信号を出力信号SYとして出
力する。また、比較回路２は、積分回路１の出力
信号極性の正負により、Ａ／Ｄ変換する信号の最
大のレベルである＋Ｖあるいは−Ｖを量子化信号
として偏差検出点３に帰還する。上記回路構成に
よれば、帰還される量子化信号の平均電力がアナ
ログ入力信号Sxの平均電力と等しくなる。この
場合、デルタシグマ変調回路は、１ビツトのＡ／
Ｄコンバータと考えることができる。 FIG. 4 is a block diagram showing the configuration of a delta-sigma modulation circuit. In the figure, numeral 1 is an integrating circuit that integrates the deviation between the input analog signal Sx and the feedback quantized signal (+V/-V). 2 is a comparison circuit that operates with a high-speed clock signal ckl (1 to 4MHz), and when the output signal of the integrating circuit is negative, it outputs a "0" signal, and when it is positive, it outputs a "1" signal as the output signal SY . do. Further, the comparison circuit 2 feeds back +V or -V, which is the maximum level of the signal to be A/D converted, to the deviation detection point 3 as a quantized signal depending on the polarity of the output signal of the integration circuit 1. According to the above circuit configuration, the average power of the quantized signal to be fed back becomes equal to the average power of the analog input signal Sx. In this case, the delta-sigma modulation circuit has a 1-bit A/
It can be thought of as a D converter.
このデルタシグマ変調回路の出力信号は、高い
クロツクレート（１〜4Mz）であるため、このま
までは、後段の回路における処理が大変である。
そこで、デルタシグマ変調回路の後には、その出
力信号を低速のリニアPCM信号に変換するデシ
メイシヨン回路が設けられ、ここで、10KHz程度
のリニアPCM信号に変換される。 Since the output signal of this delta-sigma modulation circuit has a high clock rate (1 to 4 Mz), processing in the subsequent circuit will be difficult if left as is.
Therefore, after the delta-sigma modulation circuit, a decimation circuit is provided to convert the output signal into a low-speed linear PCM signal, which is converted into a linear PCM signal of about 10 KHz.
第５図は、従来のデシメイシヨン回路の構成を
示すブロツク図であり、図において５は、信号SY
が“１”信号のとき開、“０”信号のとき閉とな
るゲートであり、例えば、アンドゲート等を用い
て構成される。このゲート５には窓関数発生回路
６から高速のクロツクcklに同期して三角窓関数
（第６図ニ）の各値が順次供給されるようになつ
ており、開状態のときは窓関数の値が出力され、
閉状態のときは“０”信号が出力されるようにな
つている。ゲート５の出力信号はアキユームレー
タ７とデイレイ８からなる帰還ループにより所定
周期毎に累算され、これにより、リニアなPCM
信号Szが作成される。この場合、アキユームレ
ータ７およびデイレイ８の累算周期は、リセツト
信号Ｒ（第６図ハ参照）の周期により決定され、
また、窓関数発生部６はリセツト信号Ｒの周期毎
に窓関数を出力するようになつている。 FIG. 5 is a block diagram showing the configuration of a conventional decimation circuit. In the figure, 5 is the signal S Y
This is a gate that opens when the signal is "1" and closes when the signal is "0", and is configured using, for example, an AND gate. Each value of the triangular window function (D in Figure 6) is sequentially supplied to this gate 5 from the window function generating circuit 6 in synchronization with the high-speed clock ckl, and when it is in the open state, the values of the window function are The value is output,
When in the closed state, a "0" signal is output. The output signal of the gate 5 is accumulated every predetermined period by a feedback loop consisting of an accumulator 7 and a delay 8.
A signal Sz is created. In this case, the accumulation period of the accumulator 7 and the delay 8 is determined by the period of the reset signal R (see FIG. 6C),
Further, the window function generating section 6 is configured to output a window function every cycle of the reset signal R.
上述のように窓関数を用いてリニアPCM信号
化するのは、デルタシグマ変調信号からリニア
PCM信号に変換する際サンプリング周波数が／
Ｎ（Ｎ＝デルタシグマ変調信号のクロツク／リニ
アPCM信号のクロツク）になることにより発生
する折り返し歪等の高調波雑音を除去するためで
ある。 As mentioned above, converting a linear PCM signal using a window function converts a delta-sigma modulated signal into a linear PCM signal.
When converting to a PCM signal, the sampling frequency is /
This is to remove harmonic noise such as aliasing distortion caused by N (N=delta-sigma modulation signal clock/linear PCM signal clock).
「考案が解決しようとする問題点」
ところで、上述した従来のデシメイシヨン回路
におけるゲート５は、窓関数に対して単なるスル
ー／ストツプ動作を行つているため、窓関数とし
ては正または負のいずれかの値のみをとることが
条件とされ、正負両方の値をとる窓関数を使用す
ることができなかつた。したがつて、デシメイシ
ヨン後に得られるリニアPCM信号は、ストレー
トバイナリ形式となる。しかしながら、後段回路
の処理方式によつては、２の補数による出力形式
が要求される場合も多く、このような場合、従来
のデシメイシヨン回路においては、正負双方の値
をとる窓関数を用いることができないため、スト
レートバイナリ形式の出力信号を２の補数形式に
変換する回路が別個に必要になるという問題が生
じた。"Problems to be Solved by the Invention" By the way, the gate 5 in the conventional decimation circuit described above performs a simple through/stop operation with respect to the window function, so the window function can be either positive or negative. The window function was required to take only values, and it was not possible to use a window function that took both positive and negative values. Therefore, the linear PCM signal obtained after decimation is in straight binary format. However, depending on the processing method of the subsequent circuit, an output format using two's complement is often required, and in such cases, in conventional decimation circuits, it is not possible to use a window function that takes both positive and negative values. Therefore, a problem arose in that a separate circuit was required to convert the output signal in straight binary format into two's complement format.
しかも、２の補数形式の信号に変換した場合に
おいては、「０」値（基準値）がオフセツトを持
たないようにする必要があるが、従来のデシメイ
シヨン回路において、このような要求を満たすに
は、窓関数の形（値）が制限されるという欠点が
あつた。 Furthermore, when converting to a two's complement format signal, it is necessary to ensure that the "0" value (reference value) has no offset, but conventional decimation circuits cannot satisfy this requirement. However, the disadvantage was that the shape (value) of the window function was limited.
この考案は、上述した事情に鑑みてなされたも
ので、正負両方の値をとる窓関数を使用すること
ができ、これにより、２の補数形式による信号を
直接出力することができるとともに、出力信号の
「０」値がオフセツトを持たないデシメイシヨン
回路を提供することを目的としている。 This idea was made in view of the above-mentioned circumstances, and it is possible to use a window function that takes both positive and negative values.This makes it possible to directly output a signal in two's complement format, and also allows the output signal to be The object of the present invention is to provide a decimation circuit in which the "0" value of "0" has no offset.
「問題点を解決するための手段」
この考案は、上記問題点を解決するために、デ
ルタシグマ変調された信号の“１”／“０”値に
応じて正値窓関数とその正値窓関数を２の補数に
変換した負値窓関数とを切り換えて出力する正負
窓関数切換出力手段と、この正負窓関数切換出力
手段の出力信号を所定周期に渡つて累算し、リニ
アPCM信号を作成する累算手段とを具備してい
る。"Means for solving the problem" In order to solve the above problem, this invention provides a positive value window function and its positive value window according to the "1"/"0" value of the delta-sigma modulated signal. A positive/negative window function switching output means switches between and outputs a negative value window function obtained by converting a function into a two's complement number, and the output signal of this positive/negative window function switching output means is accumulated over a predetermined period to generate a linear PCM signal. and an accumulation means for creating.
「作用」
正値、負値のいずれか一方の窓関数が、デルタ
シグマ変調された信号の“１”／“０”に応じて
選択されるので、２の補数形式の出力信号が得ら
れる。"Operation" Since either a positive value or a negative value window function is selected according to "1"/"0" of the delta-sigma modulated signal, an output signal in two's complement format is obtained.
「実施例」
以下、図面を参照してこの考案の実施例につい
て説明する。"Embodiments" Hereinafter, embodiments of this invention will be described with reference to the drawings.
第１図は、この考案の一実施例の構成を示すブ
ロツク図であり、前述した第４図、第５図の各部
と対応する部分には同一の符号を付し、その説明
を省略する。 FIG. 1 is a block diagram showing the configuration of an embodiment of this invention. Parts corresponding to those in FIGS. 4 and 5 described above are given the same reference numerals, and their explanations will be omitted.
第１図において、１０は窓関数発生部６の出力
信号の各ビツトの値を反転し、この反転結果に
「１」を加えて２の補数に変換する補数変換部で
ある。S0〜Snは、各々スイツチング手段であり、
デルタシグマ変調された信号SYが“１”のときに
窓関数発生部６の出力信号を選択し、信号SYが
“０”のときに補数変換部１０の出力信号を選択
する。この場合、窓関数発生部６、補数変換部１
０およびスイツチング手段S0〜Snにより、正負
窓関数切換出力手段１１が構成されている。 In FIG. 1, reference numeral 10 denotes a complement converter that inverts the value of each bit of the output signal of the window function generator 6, adds "1" to the inverted result, and converts it into a two's complement number. S 0 to Sn are each switching means,
When the delta-sigma modulated signal S Y is "1", the output signal of the window function generator 6 is selected, and when the signal S Y is "0", the output signal of the complement converter 10 is selected. In this case, the window function generator 6, the complement converter 1
0 and the switching means S0 to Sn constitute a positive/negative window function switching output means 11.
上記スイツチング手段S0〜Snにより選択され
た信号はアキユームレータ７の一方の入力端に供
給され、アキユームレータ７とデイレイ８とから
なるループにより累算される。 The signals selected by the switching means S 0 -Sn are supplied to one input end of the accumulator 7 and accumulated by a loop consisting of the accumulator 7 and the delay 8.
次に、上記構成によるこの実施例の動作を説明
する。 Next, the operation of this embodiment with the above configuration will be explained.
まず、リセツト信号Ｒが供給されると、窓関数
発生部６は、第２図ニに示すように所定の窓関数
（この実施例では正値の三角窓関数）の出力を開
始する。この場合の窓関数の出力動作は、クロツ
クcklに基づいて窓関数の値を順次出力する動作
となる（第２図イ，ニ参照）。そして、デルタシ
グマ変調された信号SYが“１”のときは、スイツ
チング手段S0〜Snが窓関数発生部６の出力信号、
すなわち、正値の窓関数を選択し、信号SYが
“０”のときはスイツチング手段S0〜Snが補数変
換部１０の出力信号、すなわち、負値の窓関数を
選択する。この結果、アキユームレータ７の一方
の入力端に供給される信号は、第２図ホに示すよ
うになり、信号SYの“１”／“０”に対応して正
あるいは負の窓関数が供給される。これにより、
アキユームレータ７の累算結果である出力信号
Szは、２の補数形式の信号となる。 First, when the reset signal R is supplied, the window function generator 6 starts outputting a predetermined window function (in this embodiment, a triangular window function with a positive value) as shown in FIG. 2D. The output operation of the window function in this case is an operation of sequentially outputting the values of the window function based on the clock ckl (see A and D of FIG. 2). When the delta-sigma modulated signal S Y is "1", the switching means S 0 -Sn output the output signal of the window function generator 6,
That is, a window function with a positive value is selected, and when the signal S Y is "0", the switching means S 0 -Sn select the output signal of the complement converter 10, that is, a window function with a negative value. As a result, the signal supplied to one input terminal of the accumulator 7 becomes as shown in FIG . is supplied. This results in
Output signal that is the accumulation result of accumulator 7
Sz is a signal in two's complement format.
次に、第３図に正負窓関数切換出力手段の他の
構成例を示す。 Next, FIG. 3 shows another example of the configuration of the positive/negative window function switching output means.
第３図において、EX０〜EXnは、各々一方の
入力端にインバータINVを介して信号SYが供給
されるイクスクルーシブオアゲートである。ま
た、イクスクルーシブオアゲートEX０〜EXnの
他方の入力端には、窓関数発生部６から正値の窓
関数が供給されるようになつている。この場合、
重み関数発生部６の出力信号は、最下位出力ビツ
トから順にイクスクルーシブオアゲートEX０，
EX１，……EXnに供給されるようになつてい
る。次に、１２は加算器であり、インバータ
INVの出力をイクスクルーシブオアゲートEX０
〜EXnの出力信号の最下位ビツトに加算する。
この加算器１２の出力信号は、第１図に示すアキ
ユームレータ７の一方の入力端に供給されるよう
になつている。 In FIG. 3, EX0 to EXn are exclusive OR gates each having one input terminal supplied with a signal S Y via an inverter INV. Further, a positive value window function is supplied from the window function generator 6 to the other input terminals of the exclusive OR gates EX0 to EXn. in this case,
The output signal of the weighting function generator 6 is sent to exclusive OR gates EX0, EX0,
It is designed to be supplied to EX1,...EXn. Next, 12 is an adder and an inverter.
Exclusive or gate EX0 for INV output
~Add to the least significant bit of the output signal of EXn.
The output signal of this adder 12 is supplied to one input terminal of an accumulator 7 shown in FIG.
上記構成によると、信号SYが“１”のときは、
インバータINVの出力信号が“０”となり、こ
の“０”信号がイクスクルーシブオアゲートEX
０〜EXnの一方の入力端に供給される。これに
より、窓関数発生部６の出力信号はイクスクルー
シブオアゲートEX０〜EXnをそのまま通過して
加算器１２に供給される。そして、加算器１２に
おいては、インバータINVの出力信号が“０”
であるため、イクスクルーシブオアゲートEX０
〜EXnから供給された信号をそのままアキユー
ムレータ７へ出力する。すなわち、この場合にお
いては、アキユームレータ７の一方の入力端に供
給される信号は、窓関数発生部６から出力された
正値の窓関数そのものとなる。 According to the above configuration, when the signal S Y is “1”,
The output signal of the inverter INV becomes “0”, and this “0” signal is the exclusive OR gate EX
It is supplied to one input terminal of 0 to EXn. As a result, the output signal of the window function generator 6 passes through the exclusive OR gates EX0 to EXn as is and is supplied to the adder 12. Then, in the adder 12, the output signal of the inverter INV is "0".
Therefore, exclusive or gate EX0
The signal supplied from ~EXn is output as is to the accumulator 7. That is, in this case, the signal supplied to one input terminal of the accumulator 7 is the positive value window function itself output from the window function generator 6.
一方、信号SYが“０”のときは、イクスクルー
シブオアゲートEX０〜EXnの一方の入力端に
“１”信号が供給され、これにより、窓関数発生
部６の出力信号は全ビツトについて反転されたの
ちに加算器１２に供給される。そして、加算器１
２は、インバータINVの出力信号が“１”信号
であるから、イクスクルーシブオアゲートEX０
〜EXnから供給される信号の最下位ビツトに値
「１」を加算し、この加算結果をアキユームレー
タ７へ出力する。すなわち、この場合において
は、アキユームレータ７の一方の入力端に供給さ
れる信号は、窓関数発生部６の出力信号の
“１”／“０”を反転させた値に「１」を加えた
値となり、結局、窓関数発生部６の出力信号の２
の補数、すなわち、負値の窓関数となる。 On the other hand, when the signal S Y is "0", a "1" signal is supplied to one input terminal of the exclusive OR gates EX0 to EXn, and as a result, the output signal of the window function generator 6 is generated for all bits. After being inverted, it is supplied to the adder 12. And adder 1
2 is an exclusive OR gate EX0 because the output signal of the inverter INV is a “1” signal.
The value "1" is added to the least significant bit of the signal supplied from ~EXn, and the result of this addition is output to the accumulator 7. That is, in this case, the signal supplied to one input terminal of the accumulator 7 is the inverted value of "1"/"0" of the output signal of the window function generator 6, plus "1". 2 of the output signal of the window function generator 6.
It is the complement of , that is, a window function of negative values.
このように、第３図に示す回路においては、信
号SYの“１”／“０”値に応じて、所定の窓関数
の正値と負値とが切換えて出力され、第１図に示
す正負窓関数切換出力手段１１と同様の動作とな
る。 In this way, in the circuit shown in FIG. 3, the positive and negative values of the predetermined window function are switched and output according to the "1"/"0" value of the signal S Y , and the circuit shown in FIG. The operation is similar to that of the positive/negative window function switching output means 11 shown in FIG.
「考案の効果」
以上説明したように、この考案によれば、デル
タシグマ変調された信号の“１”／“０”値に応
じて正値窓関数とその正値窓関数を２の補数に変
換した負値窓関数とを切り換えて出力する正負窓
関数切換出力手段と、この正負窓関数切換出力手
段の出力信号を所定周期に渡つて累算し、リニア
PCM信号を作成する累算手段とを具備したので、
出力信号であるリニアPCM信号を２の補数形式
とすることができ、後段の回路が２の補数による
出力形式を要求する場合においても、別途変換回
路を設ける必要がなくなる。"Effect of the invention" As explained above, according to this invention, a positive window function and its positive window function are converted into two's complement numbers according to the "1"/"0" value of the delta-sigma modulated signal. A positive/negative window function switching output means switches and outputs the converted negative value window function, and the output signal of this positive/negative window function switching output means is accumulated over a predetermined period, and a linear
Since it is equipped with an accumulation means for creating a PCM signal,
The linear PCM signal, which is the output signal, can be in two's complement format, and even if a subsequent circuit requires an output format in two's complement, there is no need to provide a separate conversion circuit.
また、この考案の正負窓関数切換出力手段は、
デルタシグマ変調された信号の“１”／“０”値
に応じて正値窓関数とその正値窓関数を２の補数
に変換した負値窓関数とを切り換えて出力するよ
うにしているので、どのような正値窓関数を使用
しても、２の補数形式で出力された信号に「０」
値のオフセツトが無い。 Moreover, the positive/negative window function switching output means of this invention is
Depending on the "1"/"0" value of the delta-sigma modulated signal, the output is switched between a positive window function and a negative window function obtained by converting the positive window function into a two's complement. , no matter what positive window function is used, the signal output in two's complement format will have "0".
There is no value offset.
さらに、後段に２の補数形式への変換器を設け
る従来の方式では、窓関数としてその平均値が1/
２である波形（窓関数の最小値が０、最大値が１
である場合）、たとえば、三角波や方形波しか使
用できないが、この考案の回路によれば、窓関数
として任意の形状のものが使用でき、これによ
り、出力信号に様々な周波数特性を付与すること
ができる。また、出力信号の「０」値のオフセツ
トを無くすることができる。 Furthermore, in the conventional method in which a converter to the two's complement format is provided at the subsequent stage, the average value of the window function is 1/
2 (the minimum value of the window function is 0, the maximum value is 1)
), for example, only triangular or square waves can be used, but according to the circuit of this invention, any shape can be used as a window function, thereby giving the output signal various frequency characteristics. I can do it. Furthermore, the offset of the "0" value of the output signal can be eliminated.
第１図はこの考案の一実施例の構成を示すブロ
ツク図、第２図は同実施例の回路各部の波形を示
す波形図、第３図は同実施例の一変形例を示すブ
ロツク図、第４図はデルタシグマ変調回路の構成
を示すブロツク図、第５図は従来のデシメイシヨ
ン回路の構成を示すブロツク図第６図は従来のデ
シメイシヨン回路の回路各部の波形を示す波形図
である。
７……アキユームレータ（累算手段）、８……
デイレイ、１１，１５……正負窓関数切換出力手
段。
FIG. 1 is a block diagram showing the configuration of an embodiment of this invention, FIG. 2 is a waveform diagram showing waveforms of various parts of the circuit of the same embodiment, and FIG. 3 is a block diagram showing a modification of the same embodiment. FIG. 4 is a block diagram showing the configuration of a delta-sigma modulation circuit, FIG. 5 is a block diagram showing the configuration of a conventional decimation circuit, and FIG. 6 is a waveform diagram showing waveforms of various parts of the conventional decimation circuit. 7... Accumulator (accumulation means), 8...
Delay, 11, 15...Positive/negative window function switching output means.
Claims (1)
値に応じて正値窓関数とその正値窓関数を２の補
数に変換した負値窓関数とを切り換えて出力する
正負窓関数切換出力手段と、この正負窓関数切換
出力手段の出力信号を所定周期に渡つて累算し、
リニアPCM信号を作成する累算手段とを具備す
ることを特徴とするデシメイシヨン回路。 “1”/“0” of delta-sigma modulated signal
A positive/negative window function switching output means for switching and outputting a positive window function and a negative window function obtained by converting the positive window function into a two's complement number according to the value; and an output signal of the positive/negative window function switching output means. Accumulate over a predetermined period,
and accumulating means for creating a linear PCM signal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1986195545U JPH0430832Y2 (en) | 1986-12-19 | 1986-12-19 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1986195545U JPH0430832Y2 (en) | 1986-12-19 | 1986-12-19 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6399435U JPS6399435U (en) | 1988-06-28 |
| JPH0430832Y2 true JPH0430832Y2 (en) | 1992-07-24 |
Family
ID=31153532
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1986195545U Expired JPH0430832Y2 (en) | 1986-12-19 | 1986-12-19 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0430832Y2 (en) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53121451A (en) * | 1977-02-07 | 1978-10-23 | Post Office | Converter for converting deltaasigma modulated signal to pcd signal |
-
1986
- 1986-12-19 JP JP1986195545U patent/JPH0430832Y2/ja not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53121451A (en) * | 1977-02-07 | 1978-10-23 | Post Office | Converter for converting deltaasigma modulated signal to pcd signal |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6399435U (en) | 1988-06-28 |
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