JPH0430232A - 主記憶再構成方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、計算機システムの構成制御技術に関し、特に
大容量化と負荷分散の観点から主記憶装置をいくつかに
分割して構成する場合の主記憶装置の構成制御方法に関
する。

〔従来技術〕

記憶装置は、命令処理装置、及び入出力装置によりアク
セスされるが、その動作を第２図を用いて説明する。第
２図において、２１８〜２１ｄは命令処理装置、２２ａ
、２２ｂは記憶制御装置、２３ａ〜２３ｄは入出力処理
装置、２４ａ、２４ｂは記憶装置、２５ａ、２５ｂはＦ
　Ａ　Ｒ（Ｆ　ｌｏａｔｉｎｇ　Ａｄｄｒｅｓｓ　Ｒｅ
ｇｉｓｔｅｒ）変換及びインタリーブ制御回路である。

この例では、主記憶を構成する記憶装置が２台、記憶制
御装置が２台の構成を示したが、これらはそれぞれ同じ
機能を持ち、同じ動作を行う。他の構成でも基本的な動
作は同じである。

命令処理袋！２１ａ〜２１ｄは、実行する命令の取り出
し、オペランドの参照や実行結果の格納を行うために記
憶装置２４ａ、２４ｂを参照する。この記憶装置アクセ
ス要求は、記憶制御装置２２ａ、２２ｂに伝えられる。

入出力装置（図示しない）から発生した主記憶アクセス
要求は、入出力処理装置ｔ２３ａ〜２３ｄを経由して記
憶制御装置２２ａ、２２ｂに伝えられる。

記憶制御装置２２ａ　、　２２ｂは、命令処理装置２１
ａ〜２１ｄ及び入出力処理装置２３ａ〜２３ｄから送ら
れてきたアクセス要求をもとに、時間的順序に従って主
記憶アクセスを行うが、その際、ＦＡＲ変換及びインタ
リーブ制御回路２５ａ、２５ｂにおいて、ＦＡＲ変換と
インタリーブ制御の二つの処理を行う。

ＦＡＲ変換とは、プログラムが用いる主記憶アドレス（
以後、論理的主記憶アドレスと呼ぶ）と、記憶装置内の
位置（以後、物理的主記憶アドレスまたは主記憶ユニッ
ト番号と呼ぶ）との間にＦＡＲと呼ばれるテーブルによ
る変換を定義し、ＦＡＲの設定によって任意の論理的主
記憶アドレスに対応する物理的主記憶アドレスを任意に
割り当てることを可能とする技術である。この種の方式
としては、例えば米国特許４２８０１７６号等がある。

　一般に、記憶装置の一部が障害を発生した場合、プロ
グラムが用いる論理的主記憶アドレスと、物理的主記憶
アドレスとを固定的に一対一に対応付けておくと、障害
が発生した記憶装置の一部は、そのままプログラムから
使用できなくなる。

また、システム構成上分割運転が可能なシステムにおい
て１分割運転を行うために記憶装置の一部を切り離す場
合、あるいは信頼性、稼働率向上のために、記憶装置の
一部を切り離して保守を行ったり、容量を減少させるな
どの場合、論理的主記憶アドレスと、物理的主記憶アド
レスとの対応付けを自由に変更することが必要となる。

ＦＡＲ変換はこの技術課題を解決するための一手段であ
る。

ＦＡＲ変換では、ＦＡＲテーブル容量上の制約から、そ
の変換単位を例えば８ＭＢなどある程度大きな単位にす
る必要がある。従って、論理的主記憶は、一定の大きさ
を持つ単位ごとに一つのＦＡＲによって物理的主記憶ア
ドレスに対応付けられる。ここで、論理的主記憶の単位
を主記憶エレメント（ＭＳＥ）と呼び、主記憶エレメン
トに対応し、主記憶エレメントと同じ容量を持った物理
的主記憶の単位を主記憶ユニット（ＭＳＵ）と呼ぶこと
とする。この様子を第３図に示す。

第３図において、　３１は論理的主記憶、３２ａ・・・
３２ｉ　、　３２ｊ、　３２にはＦＡＲ１３３ａ〜３３
ｄは命令処理装置、：３４ａ　、　３４ｂは記憶制御装
置、３５ａ、３５ｂは記憶装置である。この例では、主
記憶を構成する記憶装置が２台、記憶制御装置が２台の
構成を示したが、他の構成でも基本的な動作は同しであ
る。論理的主記憶３１上のＭ　Ｓ　Ｅ３７ａ　、　３７
ｂは、それぞれ論理的主記憶アドレスＡ、Ｂに対応する
。

この二つのＭ　Ｓ　Ｅ３７ａ　、　：Ｉ７ｂは、Ｆ　Ａ
　Ｒ３２ｉ　、　３２ｋによって、物理的記憶装置上の
Ｍ　Ｓ　Ｕ３８ａ　、　３８ｂに対応付けられる。Ｍ　
Ｓ　Ｕ３８ａ　、　３８ｂは、それぞれ主記憶ユニット
番号Ｘ＋　ｙに対応している。

ＦＡＲ３２ａ　・・・３２ｉ　、　３２ｊ、　３２には
、論理的主記憶アドレスＡに対して、主記憶ユニット番
号で表される物理的主記憶アドレスＸ、論理的主記憶ア
ドレスＢに対して、物理的主記憶アドレスｙという対応
関係を保持する。

次にインタリーブ方式について説明すると、論理的主記
憶３１における連続したアドレス領域を、物理的主記憶
におけるやはり連続した領域に対応させた場合、一般に
命令処理装置３３ａ〜３３ｄに比べ記憶装置の動作は低
速であるため、連続した領域へのアクセスの集中が発生
すると、主記憶アクセス性能が低下する。一般に一つの
プログラムの実行におけるワーキングセットの大きさは
数ページ（１ページは４ｋＢとする）から百ページ程度
なので、論理的主記憶におけるアクセスは、数ページな
いし十ページ程度の領域に多く集まると考えられる。

そこで、独立に動作可能である記憶装置を複数台用意し
、論理的主記憶上で連続した領域を、物理的主記憶にお
いては別々の装置に対応させ、単一の記憶装置にアクセ
スを集中させず、各記憶装置に対する負荷を軽減すると
ともにスループットをあげ、等測的に高速な主記憶を得
ようとする方式があり、これをインタリーブという。こ
の方式は例えば、新版情報処理ハンドブック（オーム社
、１９８０）Ｐ、８１７に記載がある。インタリーブは
、連続した領域に対してアクセス経路を振り分けること
に意味がある。

次に主記憶再構成に関して説明する。近年、計算機シス
テムが普及し、各種のオンラインシステムや、ＶＡＮ等
が高度化し、またサービス拡大などにより、計算機シス
テムの連続運転に対する要求が高まってきた。また、計
算機システムの能力に対する増大する要求に対処するた
め、計算機システムの大型化、マルチプロセッサ化が進
んでいる。そこで、システムとしての動作を停止するこ
となくシステムの運転形態を変更したり、一部の構成要
素を切り離して保守すること等により連続運転を行いつ
つ計算機システムの正常性を確保するための保守を行う
ことを可能とする動的構成制御方式が提供されるように
なってきた（日経エレクトロニクス１９８６年６月２日
（第３９６号）Ｐ、２０９など）、。

動的構成制御は、システムの動作を中断させないため、
実行中の動作に必要な資源の構成制御（切り離し）は、
一般にその資源が冗長性を持たないかぎり不可能である
。即ち、命令処理装置の切り履しには、命令処理装置が
複数必要であり、入出力チャネルの切り離しには、接続
されている入出力機器への別のパスが必要である。また
、入出力機器の切り離しでは、当該装置がシステムの運
転続行に直接には関係ないが、または等価な機能を実行
できる別の機器（二重化など）が必要となる。

しかるに、主記憶には、システムの運転継続に対し不可
欠であり、−船釣に外部記憶装置等に退避不可能な部分
（例えばＯ８自身）と、外部記憶装置等に退避可能な部
分（ユーザ領域中のほとんどの部分等）があり、後者の
領域は内容を外部記憶装置等に退避することにより切り
離すことができるが、前者の領域はそのままでは切り離
すことができない。しかし、計算機システムの運転モー
ドをシングルモードからセパレートモードへ動的に変更
する分割動作の場合、前者の外部記憶装置等に退避不可
能な部分が切り離す側の記憶装置に対応付けられていて
も、当該領域を切り離さなければならない。これは、基
本的にはシステムの運転続行に必要な入出力機器を切り
離す場合と同じであるが、記憶装置の場合には、その二
重化は性能、価格の面から事実上不可能である。一方、
主記憶に関しては、ソフトウェアによるアクセス対象と
なるのは実アドレスと主記憶内容とに代表される論理的
主記憶アドレスおよび内容であり、構成制御の対象とな
るのは記憶装置番号、主記憶ユニット番号で表される物
理的主記憶である。そこで、この論理的主記憶と物理的
主記憶との対応関係を保持するＦＡＲを細かく書き換え
、制御することにより、主記憶内容を変えずにその物理
的な実体を入れ換え、任意の主記憶領域の切り離しを行
うことが可能となる。この方式が主記憶再構成である。

別の言い方をすれば、主記憶再構成は、プログラムによ
る主記憶アクセスには影響を及ぼさずに、ハードウェア
的なアクセス先を別の物理的主記憶に変更し、しかもそ
れを計算機システムの動作を停止せずに行なう方式であ
る。

主記憶の利用においては、主記憶中の領域がシステムの
運転継続に不可欠か否かはその利用状態、割当て状態等
によって変化する。従って、主記憶再構成においては、
ハードウェアはある領域がシステムの運転継続に必要不
可欠か否かを判断することはできず、Ｏ８が主記憶の利
用状況に従ってその要否を決定する必要がある。さらに
、ソフトウェアの一般性を考えると、インタリーブの有
無やＦＡＲ単位の大きさの相違など、システム個別の主
記憶アクセス方式にも同じ再構成方式で対応可能である
必要がある。

さて、主記憶再構成を実現するには次の二つの機能が必
要となる。一つは使用不可となる記憶装置の部分の内容
を別の部分へ移動する機能である。

これは、使用不可となる（切り離す）記憶装置の部分に
含まれる内容が、システムの運転継続に必要な場合、そ
の内容を保存するために、継続使用可能な部分に移動さ
せる処理である。この移動をコピーで行うと、移動先の
内容を破壊してしまうため、コピーではなく交換の方が
一見良さそうであるが、移動先の内容は使用不可となる
部分に移されるため結局使用できず、内容を破壊してし
まった場合と結果的には同じことになる。即ち、移動先
の内容は主記憶以外の外部記憶装置に退避可能な内容か
、もしくは廃棄可能な内容でなければならない。

もう一つは論理的主記憶と、物理的主記憶の対応関係を
変える機能である。上記機能により内容を移動した移動
先領域は、内容は移動元の領域と同じでも、そのままで
は論理的主記憶アドレスが異なる。そこで、移動元、移
動先それぞれの論理的主記憶アドレスと、それぞれ対応
した物理的主記憶アドレスとの対応関係を変更し、移動
元の論理的主記憶アドレスを新しく移動された継続使用
可能な部分に、移動先の論理的主記憶アドレスを使用不
能となる部分に対応させる。これは、上に述べたＦＡＲ
変換テーブルを変更することによって行う。これにより
、ソフトウェアから見れば、同一の論理的主記憶アドレ
スでも、物理的なアクセスは別の物理的実体へ行われる
ことになる。

以上の二つの機能より、論理的主記憶中のいがなる領域
もその内容と論理的主記憶アドレス値を変更せずに、対
応する物理的な記憶装置（主記憶ユニット）を別のもの
に変更することが可能となる。

以上、記憶装置へのアクセス、その際に行われるＦＡＲ
変換とインタリーブ、更に、主記憶再構成の必要性と概
要を説明したが、従来は主記憶再構成を行う場合には、
このＦＡＲ変換方式のみが用いられていた。

次に、第４図（ａ）、（ｂ）及び第５図を用いて従来の
主記憶再構成方法を説明する。この従来技術例では、記
憶装置を２台有する計算機システムから、片方の記憶装
置を切り離す場合における主記憶の再構成について説明
する。

第４図（ａ）、（ｂ）において、４１は論理的主記憶、
４２ａ　・・・４２ｉｔ　４２Ｊ　＋　４２にはＦＡＲ
１４３８〜４３ｄは命令処理装置、４４ａ、４４ｂは記
憶制御装置、　４５ａ　、　４５ｂは記憶装置である。

この例では切り離す記憶装置は４５ａとする。また、第
５図は従来の主記憶再構成方法の処理手順である。

まず、切り離される側の物理的記憶装置上にあり、シス
テムの運転継続に必要不可欠であり、外部記憶装置への
退避または廃棄が不可能な記憶領域を探索する（ステッ
プ５ｏ１）。第４図（ａ）において、論理的主記憶アド
レスがＡであり、内容の退避／廃棄が不可能なＭＳＥ４
６ａは、ＦＡＲ４２ｉによって、切り離される側の物理
的主記憶アＦ　Ｌ／　スｘ　（７）Ｍ　Ｓ　Ｕ４７ａに
対応付けられている。次に、退避または廃棄が不可能な
性質を持った領域が存在した場合（ステップ５０２）。

その内容の移動先として、継続使用可能な物理的記憶装
置で、内容の退避若しくは廃棄可能な領域を探索する（
ステップ５０３）、第４図（、）において、論理的主記
憶アドレスがＢであり、内容の退避／廃棄カ可能なＭＳ
Ｅ４６ｂは、ＦＡＲ４２ｋによって、継続使用される物
理的主記憶アドレスｙのＭＳＵ４７ｂに対応付けられて
いる。内容退避可能な領域が発見されると（ステップ５
０４）１次に退避不可能な残すべき内容を移動する（ス
テップ５０５）。

最後に論理的な主記憶領域と、物理的な記憶装置との対
応付けをＦＡＲを書き換えることにより変更して（ステ
ップ５０６）、移動前の論理的主記憶アドレスで新し・
い物理的主記憶領域をアクセス可能とする。第４図（ｂ
）は、この対応付けが変更された状況を示す。第４図（
ｂ）において、論理的主記憶アドレスがＡであり、内容
の退避／廃棄が不可能なＭＳＥ４６ａは、内容の交換さ
れたＦＡＲ４２ｉによって、継続使用される物理的主記
憶アドレスｙのＭＳＵ４７ｂに対応付けられている。

また、論理的主記憶アドレスがＢであり、内容の退避／
廃棄が可能なＭＳＥ４６ｂは、内容の交換されたＦＡＲ
４２ｋによって、切り離される側の物理的主記憶アドレ
スＸのＭＳＵ４７ａに対応付けられている。この後、再
構成対象となった物理的主記憶を切り離すことにより、
記憶装置の切り離しが完了する。

〔発明が解決しようとする課題〕

従来技術では、ＦＡＲ変換方式とインタリーブ方式とが
同時に計算機システムに適用されることはなかった。し
かし、主記憶再構成による信頼性、可用性の向上と、ア
クセス性能の向上を図るためには、本呂願と同一日に同
一出願人により出願された「主記憶アドレッシング方式
」の発明の出頭明細書に記載されるように、ＦＡＲ変換
方式とインタリーブとを同時に適用した方式が必要とな
る。

すなわち、このような方式は、インタリーブに対するモ
ードをＦＡＲ変換単位すなわち主記憶エレメント毎に設
定可能とし、ＦＡＲ毎にインタリーブ状態を制御する。

更に、ＦＡＲテーブルの容量を減らし、論理的主記憶と
、物理的主記憶との対応関係の複雑さを抑えるために、
物理的記憶装置内のアドレスが一致する二つのＭＳＵに
対して、一つのＭＳＥインタリーブを定義している。一
つの主記憶エレメントがインタリーブの単位毎に二つの
記憶装置上のＭＳＵに交互に配置される。従って、ＭＳ
Ｅのインタリーブ状態としては、次の四つの状態が定義
される。

（１）モード１：主記憶エレメントの最初のインタリー
ブ単位が記憶装置Ｏに配置され、以降、記憶装置１．Ｏ
，Ｌ　Ｏ，・・・・・・・と交互に配置される。

（２）モート２：主記憶エレメントの最初のインタリー
ブ単位が記憶装置１に配置され、以降、０゜１．０，１
．・・・・・・・と交互に配置される。

（３）モード３：主記憶エレメントの全てのインタリー
ブ単位が記憶装置Ｏに配置される。

（４）モード４：主記憶エレメントの全てのインタリー
ブ単位が記憶装置１に配置される。

以上のモードによる論理的主記憶と物理的主記憶との対
応の様子を第６図（ａ）〜（ｄ）に示す。

第６図（ａ）〜（ｄ）において、６１は論理的主記憶、
６２ａ〜６２ｄは命令処理装置、６３ａ、６３ｂは記憶
制御装置、６４ａ、６４ｂは物理的記憶装置である。

６４ａ、６４ｂにはそれぞれ０．１という物理的記憶装
置の装置番号が付与されている。以後、６４ａを物理的
記憶装置０１６４ｂを物理的記憶装置ｌと呼ぶ。また、
６５はモートＩＭＳＥ、６６はモード２Ｍ５Ｅ、６７は
モート３Ｍ５Ｅ、６８はモート４　Ｍ　Ｓ　Ｅであり、
６０ａ、６０ｂはそれぞれ物理的記憶装置Ｏ１物理的記
憶装置１上にあるＭＳＵである。６９ａ〜６９ｉはＭＳ
Ｅを構成するインタリーブ単位であり、この単位毎にイ
ンタリーブが行われる。６０１ａ〜６０１ｉ、６０２　
ａ　〜６０２　ｉはＭＳＵを構成するインタリーブ単位
である。

第６図（ａ）において、モード１Ｍ５Ｅ６５を構成する
最初のインタリーブ単位６９ａは、物理的記憶装置０上
のインタリーブ単位６０１ａに対応付けられ、２番目の
インタリーブ単位６９ｂは、物理的記憶装置１上のイン
タリーブ単位６０２ｂに対応付けられる。以降、奇数番
目のインタリーブ単位は、物理的記憶装置０上のインタ
リーブ単位に、偶数番目のインタリーブ単位は物理的記
憶装置１上のインタリーブ単位というように交互に対応
付けられ、いわば、ジグザグに配置される。また、第６
図（ｂ）において、モード２Ｍ５Ｅ６Ｇを構成する最初
のインタリーブ単位６９ａは、物理的記憶装置１上のイ
ンタリーブ単位６０２　ａに対応付けられ、２番目のイ
ンタリーブ単位６９ｂは物理的記憶装置０上のインタリ
ーブ単位６０１　ｂに対応付けられる。

以降、奇数番目のインタリーブ単位は、物理的記憶装置
１上のインタリーブ単位に、偶数番目のインタリーブ単
位は物理的記憶表！ｉｏ上のインタリーブ単位に交互に
対応付けられる。図より明らがなように、同じ二つのＭ
ＳＵに対応付けられているモード１、モード２のＭＳＥ
は相互にＭＳＵとの対応関係が相補的である。そこで、
このような相補的な関係にある二つのＭＳＥをペア関係
にあると呼ぶことにする。第６図（ｃ）において、モー
ド３Ｍ５Ｅ６７を構成する最初のインタリーブ単位６９
ａは、物理的記憶装置Ｏ上のインタリーブ単位６０１　
ａに対応付けられ、２番目のインタリーブ単位６９ｂも
物理的記憶装置ｉＯ上のインタリーブ単位６０１　ｂに
対応付けられる。以降、全てのインタリーブ単位が物理
的記憶装置０上のインタリーブ単位に対応付けられる。

更に、第６図（ｄ）におぃて、モート４Ｍ５Ｅ６８を構
成する最初のインタリーブ単位６９ａは、物理的記憶装
置１上のインタリーブ単位６０２ａに対応付けられ、２
番目のインタリーブ単位６９ｂも物理的記憶装置１上の
インタリーブ単位６０２ｂに対応付けられる。以降、全
てのインタリーブ単位が物理的記憶装置コ上のインタリ
ーブ単位に対応付けられる。

さて、以上のような対応状態にある主記憶に対して、従
来技術の再構成方法を適用することを考えると、従来技
術では、ＦＡＲ毎のインタリーブモードを考慮していな
いため、記憶装置間にまたがるインタリーブを行うモー
ド１及びモード２の主記憶エレメントのモード変更を含
む主記憶再構成方法を与えていない。従って、従来技術
とモード変更手段とを単純に組み合せた方法では、次の
ような問題がある。

いま、主記憶が切り離される記憶装置と、切り離されな
い記憶装置との二つの記憶装置から構成され、すべての
ＭＳＥが記憶装置をまたがってインタリーブされるモー
ド１またはモード２の状態であるとする。ここで、ペア
の関係にある二つのＭＳＨの双方が切り離しにより破棄
できない内容を持っている場合、それらのＭＳＥを再構
成し、切り離さない記憶装置のみに対応付けるためには
。

片方のＭＳＥの内容をさらに別のＭＳＥに移動する必要
がある。この移動先のＭＳＥがモード１もしくはモート
２のＭＳＥであった場合、移動後そのインタリーブモー
トを変更し、切り窮されない記憶装置に対応付ける処理
がさらに必要になる。

しかし、従来の再構成方法とインタリーブモード変更処
理とを単純に組み合せただけでは、この移動先ＭＳＥが
モード１もしくはモート２でないことは保証できず、処
理量が多くなる可能性がある。

本発明の目的は、ＦＡＲ変換方式とインタリーブとを同
時に適用した計算機システムにおいて、インタリーブ状
態に関係なく処理量を最小とする主記憶再構成方法を提
供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
発明の記述および添付図面によって明らかになるであろ
う。

〔課題を解決するための手段〕

前記課題を解決するために、本発明の主記憶再構成方法
では、主記憶の再構成を行う際に、主記憶エレメントに
対して設定されたインタリーブモートと、該インタリー
ブモートに応して対応付けられた主記憶ユニット番号の
情報を利用し、再構成を行う主記憶エレメントを選択す
る順序を制御する。

つまり、複数台の並列動作可能な記憶装置により構成さ
れた主記憶装置を有する計算機システムにおいて、書き
換え可能な変換表により、プログラムが用いる論理アド
レスと記憶装置の物理アドレス間のアドレス変換を行い
、さらに論理アドレスに対応してインタリーブモートを
持ち、該論理アドレス中の所定ビットによりその論理ア
ドレスに割り当てる記憶装置が選択され、一つの主記憶
再構成単位が論理アドレスにより複数の記憶装置に割り
当てられるアドレシング方式を持った主記憶の一部を切
り離す主記憶再構成を行うとき、切り離される記憶領域
のインタリーブモートと、当該領域の内容の再構成後の
保存要否の情報を用いて、再構成を行う領域の選択順序
を決定する。

前記領域の選択順序は、まず、再構成後に内容保存の不
要な主要記憶領域の再構成処理を行い、次に内容保存の
必要な領域の処理を行う。

前記内容保存の必要な領域の処理を行うとき、まず、該
領域の論理アドレスに割り当てられた記憶装置の少なく
とも一つが切り離される記憶装置である領域の再構成処
理を行い、次に該領域の論理アドレスに割り当てられた
記憶装置がすべて切り離されない記憶装置である領域の
再構成処理を行う。

前記領域の論理アドレスに割り当てられた記憶装置の少
なくとも一つが切り離される記憶装置である領域の再構
成処理を行うとき、まず該論理アドレスのインタリーブ
モードの変更を行うために、再構成時に領域の論理アド
レスに割り当てられた記憶装置がすべて切り離されない
記憶装置である領域を必要とする領域の処理を行い、次
に必要としない領域の処理を行う。

〔作　用〕

本発明では、主記憶エレメントに対して設定されたイン
タリーブモードと、該インタリーブモードに応じて対応
付けられた主記憶ユニット番号の情報を利用し、次の順
に処理を行う。ここで、以後の便宜のため、システムの
運転継続には必要でなく、内容の追出しもしくは廃棄可
能な主記憶エレメントをＦｒｅｅ−ＭＳＥ　（Ｆ−ＭＳ
Ｅ）　、追出し不可能な主記憶エレメントをＣｈａｒｇ
ｅｄ　−Ｍ　Ｓ　Ｅ（Ｃ−ＭＳＥ）と呼ぶこととする。

さて、Ｃ−ＭＳＨの内容の移動先となる記憶装置間をま
たがるインタリーブをしないＦ−ＭＳＥを確保するため
、Ｆ−ＭＳＥのペアを最初に再構成する。次に、Ｃ−Ｍ
ＳＥとＣ−ＭＳＥとのペアを、記憶装置間をまたがるイ
ンタリーブをしないＦ−ＭＳＥを利用して、Ｃ−ＭＳＥ
、！：Ｆ−ＭＳＨのペアと、記憶装置間をまたがるイン
タリーブをしないＣ−ＭＳＥとに再構成する。そして、
記憶装置間をまたがるインタリーブをする主記憶エレメ
ントのペアを再構成する。そして、最後に記憶装置間を
またがるインタリーブをしない主記憶エレメントの再構
成を行う。

〔実施例〕

以下、本発明の一実施例を図面を用いて具体的に説明す
る。

本発明の実施例では、計算機システム構成として、主記
憶が二つの記憶装置から構成され、二つの記憶装置のう
ち、片方の記憶装置の使用を中止し、切り離す場合の主
記憶再構成方法について説明する。

第７図は、主記憶エレメントの内容の移動と、論理的主
記憶アドレスと物理的主記憶アドレスとの対応付けの交
換、そして、さらにインタリーブモードの変更を行う処
理の手順を示した流れ図である。この処理では、まず、
内容保存を必要とするＭＳＥ　（移動元ＭＳＥ）から、
その内容を内容保存を必要としないＭＳＥ（移動先ＭＳ
Ｅ）に移動しくステップ７０１）、次に、移動元ＭＳＥ
のＭＳＵとの対応関係と、移動先ＭＳＥのＭＳＵとの対
応関係を交換する（ステップ７０２）。さらに、移動元
ＭＳＥと移動先ＭＳＥとがペア関係にあるか否かを判定
しくステップ７０３）、ペア関係にある場合には、移動
元、移動先両方のＭＳＨのインタリーブモードを変更し
、ペア関係を持った記憶装置間をまたがるインタリーブ
状態から、ペア関係を持たない記憶装置間をまたがらな
いインタリーブ状態に変更する（ステップ７０４）。

移動元ＭＳＥと移動先ＭＳＥとがペア関係にない場合に
は、移動元ＭＳＨのインタリーブモードと。

移動先ＭＳＨのインタリーブモードとを比較しくステッ
プ７０５）、両者が異なる場合１両者のインタリーブモ
ードを交換する（ステップ７０６）。

これにより、移動元ＭＳＥの内容は保存され、さらに、
ペア関係にあった場合には記憶装置をまたがらないイン
タリーブモードに、ペア関係にない場合には、移動先Ｍ
ＳＨの持っていたインタリーブモードに変更される。従
ってペア関係にない場合には、移動先ＭＳＥを本処理の
実行前にモード３もしくはモート４としておくことによ
り、内容保存のための内容移動と、記憶装置をまたがら
ないインタリーブ状態へのインタリーブモートの変更と
を同時に行うことができる。また１本処理は、ソフトウ
ェアで一処理ずつ実行しても、またハードウェアに本処
理を行う機能を持たせ、例えば一つの命令で実行させて
もよい。以後、本処理全体（７００）を内容移動アドレ
ス交換処理と呼ぶこととする。

次に、上記内容移動アドレス交換処理を用いて、主記憶
を構成する二つの記憶装置のうち１片方の記憶装置の使
用を中止し、切り離す場合の主記憶再構成方法を説明す
る。

第１図にその流れ図を示す。二つの記憶装置の片方を切
り離す場合には、切り離す記憶装置の容量と同じ容量の
Ｆ−ＭＳＥ　（Ｆｒｅｅ−ＭＳＥ　；内容の追出し若し
くは廃棄可能な主記憶エレメント）が存在することが前
提である。従って、Ｃ−ＭＳＥ　（Ｃｈａｒｇｅｄ−Ｍ
Ｓ　Ｅ　；追出し不可能な主記憶エレメント）のペアに
対応してＦ−ＭＳＥのペアかまたは記憶装置間をまたが
らないインタリーブ状態のＦ−ＭＳＥが必ず存在するこ
とを前提として説明する。

記憶装置間をまたがるインタリーブをする主記憶エレメ
ントは、片方の記憶装置を切り離す場合。

記憶装置間をまたがるインタリーブ状態から記憶装置間
をまたがらないインタリーブ状態ヘノインタリーブモー
ドの変更を必要とする。先に述べたように、このような
主記憶エレメントは必ずペアを組んでいる。この主記憶
エレメントのペアは、その両方がＦ−ＭＳＥ、片方がＦ
−ＭＳＥ、両方ともＣ−ＭＳＥの三通りの場合がある。

両方ともＦ−ＭＳＥである第一の場合、記憶内容の保証
は必要でないため、内容の移動は不必要であり、単にイ
ンタリーブモードを変更するだけでよい。片方がＣ−Ｍ
ＳＥ、もう一方がＦ−ＭＳＥである第二の場合、Ｃ−Ｍ
ＳＥの内容の保存が必要であるため、Ｃ−ＭＳＥの内容
をＦ−ＭＳＥに移動し、インタリーブモードを変更する
。この時、Ｆ−ＭＳＨの内容は、Ｃ−ＭＳＨの内容に置
き換えられて破壊される。また、この二つのＭＳＥはペ
ア関係にあるので、その内容が互いにいわばジグザグに
配置されており１両者に同じ内容を持たせることにより
内容の配置に影響を及ぼすことなくインタリーブモート
の変更が可能である。以上二つの場合では、処理は選択
の余地なく一意に決まる。

主記憶エレメントのペアの両方がＣＭＳＥである第三の
場合、片方のＣ−ＭＳＨの内容を別のＦ−ＭＳＨに移動
し、この記憶エレメントのペアを第二の場合と同じＦ−
ＭＳＥとＣ−ＭＳＥとのペアに変更しなければ、インタ
リーブモードの変更ができない。この時、片方のＣ−Ｍ
ＳＨの内容を移動する別のＭＳＥが記憶装置間をまたが
るインタリーブを行っているか否かによって、処理量に
差が生じる。該ＭＳＥが記憶装置を跨るインタリーブを
行っていた場合、そのインタリーブモードを変更する処
理がさらに必要となる。従って、処理量を最小にするた
めには、Ｃ−ＭＳＥペアの片方の内容を退避移動するＦ
−ＭＳＥは、記憶装置間をまたがらないインタリーブモ
ードのＭＳＥでなければならない。

以上により、最適な主記憶再構成処理順序は次のように
なる。まず、記憶装置間をまたがらないインタリーブモ
ードのＦ−ＭＳＥを確保するため。

Ｆ−ＭＳＨのペアを最初に再構成する。Ｆ−ＭＳＥのペ
アの場合、内容の移動は必要ないため、インタリーブモ
ードのみを変更して、記憶装置をまたがらないインタリ
ーブ状態とする（ステップ１０４）。次にステップ１０
１で確保された使用継続側にある記憶装置間をまたがら
ないインタリーブ状態のＦ−ＭＳＥを利用して、Ｃ−Ｍ
ＳＥとＣＭＳＥとのペアを、Ｃ−ＭＳＥとＦ−ＭＳＥの
ペアと、記憶装置間をまたがらないインタリーブ状態の
Ｃ−ＭＳＥとに再構成する。即ち、Ｃ−ＭＳＥペアの片
方を移動元に、使用継続側にある記憶装置間をまたがら
ないＦ−ＭＳＥを移動先として内容移動アドレス交換処
理を行い、Ｃ−ＭＳＥを使用継続側記憶装置に対応付け
る（ステップ１０２）。その結果、残されたのは、Ｆ−
ＭＳＥとＣ−ＭＳＥとのペアと、記憶装置間をまたがら
ないインタリーブ状態にあるＭＳＥである。そこで、次
にＦ−ＭＳＥとＣ−ＭＳＥとのペアの再構成を行う。即
ち、Ｃ−ＭＳＥを移動元に、Ｆ’　−Ｍ　Ｓ　Ｅを移動
先として内容移動アドレス交換処理を行い、Ｃ−ＭＳＥ
を使用継続側記憶装置に対応付ける（ステップ１０３）
。そして、最後に記憶装置間をまたがらないインタリー
ブ状態のＣ−ＭＳＥを記憶装置間をまたがらないインタ
リーブ状態のＦ−ＭＳＥと内容移動アドレス交換処理を
行う（ステップ１０４）。

次に、これらの各処理を詳細に説明する。

第８図（ａ）は、Ｆ−ＭＳＥのペアを再構成する処理（
第１図ステップ１０１）の流れ図である。

また、第８図（ｂ）は、処理前の状態を示す図、第８図
（ｃ）は、処理後の状態を示す図である。

本処理ではまず、全てのＭＳＥを順に検査しくステップ
８０４による繰り返し）モード１およびモード２のＭＳ
Ｅペア中で、両方ともＦ−ＭＳＥであるものを捜す（ス
テップ８０１，８０２）。

次に発見されたＦ−ＭＳＥのペアに対して内容移動アド
レス交換処理を行い、内容の移動は不要なので、インタ
リーブモードを変更する（ステップ８０３）。その結果
、Ｆ−ＭＳＥペアは、モート３およびモード４のＦ−Ｍ
ＳＥペアとなる。両方のＦ−ＭＳＨの内容は破壊される
。

第９図（ａ）は、Ｃ−ＭＳＥのペアを再構成する処理（
第２図ステップ１ｏ２）の流れ図、第９図（ｂ）は、処
理前の状態を示す図、第９図（ｃ）は、処理後の状態を
示す図である。

本処理には、内容を移動する先として、モード３または
モード４のＦ−ＭＳＥが必要となる。まず、全てのＭＳ
Ｅを順に検査しくステップ９０５による繰り返し）、モ
ード１およびモード２のＭＳＥペア中で、両方ともＣ−
ＭＳＥであるものを捜す（ステップ９０１，９０２）。

次にモード３またはモード４のＦ−ＭＳＥを捜す（ステ
ップ９０３）。片方の記憶装置の切り離しを可能とする
前提条件として、切り離す記憶装置と同容量のＦ−ＭＳ
Ｅが存在すれば、この移動先となるＦ−ＭＳＥは必ず存
在する。そして、Ｃ−ＭＳＥペアの片方と、内容移動先
Ｆ−ＭＳＥとに対し、内容移動アドレス交換処理を行い
、内容の移動、アドレス対応付けの変更、インタリーブ
モードの変更を行う（ステップ９ｏ４）。これにより、
内容移動アドレス交換処理の対象とした方のＣ−ＭＳＨ
の内容は、使用継続側ＭＳＵに対応する（モート３また
はモード４の）Ｆ−ＭＳＥに複写され、使用継続側のＭ
ＳＵに対応した（モード３またはモート４の）Ｃ−ＭＳ
Ｅとなる。もとのＣ−ＭＳＥはＦ−ＭＳＥとなり、その
内容は破壊される。この結果、再構成命令の対象となら
なかった方のＣ−Ｍ　ＳＥは、再構成対象となったＦ−
ＭＳＥとペアとなる。

第１０図（ａ）は、Ｃ−ＭＳＥとＦ−ＭＳＥとのペアを
再構成する処理（第１図ステップ１０３）の流れ図、第
１０図（ｂ）は、処理前の状態を示す図、第１０図（ｃ
）は、処理後の状態を示す図である。

本処理では、まず、全てのＭＳＥを順に検査しくステッ
プ１００４による繰り返し）、モード１およびモード２
のＭＳＥペア中Ｆ−ＭＳＥとＣ−ＭＳＨのペアであるも
の（残っているペアは全てこの状態である）を捜す（ス
テップ１０（１，１００２）。次にそのＣ−ＭＳＥ、Ｆ
−ＭＳＥのペアに対し内容移動アドレス交換処理を行い
、内容の複写、アドレス対応付けの変更、インタリーブ
モードの変更を行う（ステップ１００３）。その結果、
ＭＳＥペアは、モード３およびモード４のＭＳＥペアと
なり、使用継続側ＭＳＵに対応した（モード３またはモ
ード４の）ＭＳＥがＣ−ＭＳＥとなる。

第１１図（ａ）は、記憶装置間をまたがるインタリーブ
状態にないＭＳＥ、即ちペア関係にないＭＳＥを再構成
する処理（第１図ステップ１００４）の流れ図、第１１
図（ｂ）は、処理前の状態を示す図、第１１図（ｃ）は
、処理後の状態を示す図である。　本処理では、全ての
ＭＳＥを順に検査し、（ステップ１１０５による繰り返
し）、モード３またはモート４（全てのＭＳＥがこの状
態である）である切り離し側にあるＣ−ＭＳＥを捜す（
ステップ１１０１．１１０２）。次に移動先となるモー
ド３またはモード４のＦ−ＭＳＥを捜す（ステップ１１
０３）。そして、Ｃ−ＭＳＥと、内容移動先Ｆ−ＭＳＥ
とに対し、内容移動アドレス交換処理を行い、内容の移
動、アドレス対応付けの変更、インタリーブモードの交
換を行う（ステップ１１０４）。これにより、Ｃ−ＭＳ
Ｅの内容は、使用継続側ＭＳＵに対応する（モード３ま
たはモード４の）Ｆ−ＭＳＥに複写され、使用継続側Ｍ
ＳＵに対応した（モード３またはモード４の）Ｃ−ＭＳ
Ｅとなる。

以上、ＦＡＲ変換とインタリーブの両方式を採用する主
記憶の最適な再構成方法の一実施例にって述べた。なお
、第１図に示した処理の実行順序を守れば、ステップ１
０１〜１０４に相当する第８図〜第１１図に示した処理
の実行方法は多少異なっていても再構成処理量を増加す
ることにはならない。

〔発明の効果〕

以上、説明したように、本発明によれば、主記憶エレメ
ントに対して設定されたインタリーブモートと、該イン
タリーブモードに応じて対応相られた主記憶ユニット番
号の情報を利用してＦ−ＭＳＥペア、Ｃ−ＭＳＥペア、
Ｆ／Ｃ−ＭＳＥペア、最後にペアを組まないＭ　Ｓ　Ｅ
の再構成をこの順序で行うことにより、インタリーブ単
位の大きさに関係なく、主記憶の再構成処理量を最小と
するという効果がある。

【図面の簡単な説明】

第１図は、本発明の主記憶再構成方法を示す流れ図、 第２図は、主記憶アクセスを説明するための図、第３図
は、ＦＡＲ変換を説明するための図、第４図（ａ）、（
ｂ）は、従来の主記憶再構成方法を示す図、 第５図は、従来の主記憶再構成方法を示す流れ図、　第
６図（、）　〜（ｄ）は、従来のＦＡＲ毎のインタリー
ブモードを説明するための図、第７図は１本発明の内容
移動アドレス交換処理の流れ図 第８図（ａ）〜（ｃ）から第１１図（、）〜（ｃ）は、
本発明の主記憶再構成方法の詳細な流れ図である。 図中、　２１　ａ　〜２１ｄ　、　３３ａ　−３３ｄ　
、　４３ａ　〜４３ｄ　。 ６２ａ　−６２ｄ−命令処理装置、２２ａ　・２２ｂ　
、　３４ａ　・３４ｂ　、　４４ａ　・４４ｂ−記憶制
御装置、２４ａ　・２４ｂ　。 ３５ａ　・３５ｂ　、　４５ａ　・４５ｂ　　・記憶装
置、３１．４１．６１・・論理的主記憶、３７ａ　・３
７ｂ　、　４６ａ　・４６ｂ　、　６５ａ　・６５ｂ　
〜６８ａ　・６８ｂ−主記憶エレメント、３２ａ−３２
ｋ　、　４２ａ　−４２ｋ　−Ｆ　Ａ　Ｒ１３８ａ　・
３８ｂ　、　４７ａ　・４７ｂ　、　６０ａ　・６０ｂ
　・主記憶ユニット、６９ａ〜６９ｉ。 ６０１ａ〜６０１ｉ、　６０２ａ〜６Ｇ２ｉ−インタリ
ーブ単位。

Claims (1)

1. 【特許請求の範囲】 １、複数台の並列動作可能な記憶装置により構成された
   主記憶装置を有する計算機システムにおいて、書き換え
   可能な変換表により、プログラムが用いる論理アドレス
   と記憶装置の物理アドレス間のアドレス変換を行い、さ
   らに論理アドレスに対応してインタリーブモードを持ち
   、該論理アドレス中の所定ビットによりその論理アドレ
   スに割り当てる記憶装置が選択され、一つの主記憶再構
   成単位が論理アドレスにより複数の記憶装置に割り当て
   られるアドレッシング方式を持った主記憶の一部を切り
   離す主記憶再構成を行うとき、切り離される記憶領域の
   インタリーブモードと、当該領域の内容の再構成後の保
   存要否の情報を用いて、再構成を行う領域の選択順序を
   決定することを特徴とする主記憶再構成方法。 ２、前記領域の選択順序は、まず、再構成後に内容保存
   の不要な主記憶領域の再構成処理を行い、次に内容保存
   の必要な領域の処理を行うことを特徴とする請求項１記
   載の主記憶再構成方法。 ３、前記内容保存の必要な領域の処理を行うとき、まず
   、該領域の論理アドレスに割り当てられた記憶装置の少
   なくとも一つが切り離される記憶装置である領域の再構
   成処理を行い、次に該領域の論理アドレスに割り当てら
   れた記憶装置がすべて切り離されない記憶装置である領
   域の再構成処理を行うことを特徴とする請求項１又は２
   記載の主記憶再構成方法。 ４、前記領域の論理アドレスに割り当てられた記憶装置
   の少なくとも一つが切り離される記憶装置である領域の
   再構成処理を行うとき、まず該論理アドレスのインタリ
   ーブモードの変更を行うために、再構成時に領域の論理
   アドレスに割り当てられた記憶装置がすべて切り離され
   ない記憶装置である領域を必要とする領域の処理を行い
   、次に必要としない領域の処理を行うことを特徴とする
   請求項１乃至３の各項に記載の主記憶再構成方法。