JPH0430228A - Information processor - Google Patents

Information processor

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Publication number
JPH0430228A
JPH0430228A JP2136115A JP13611590A JPH0430228A JP H0430228 A JPH0430228 A JP H0430228A JP 2136115 A JP2136115 A JP 2136115A JP 13611590 A JP13611590 A JP 13611590A JP H0430228 A JPH0430228 A JP H0430228A
Authority
JP
Japan
Prior art keywords
scan
flip
address
flop
output
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2136115A
Other languages
Japanese (ja)
Inventor
Akihiro Tamano
玉野 明宏
Ryujiro Imai
今井 隆二郎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Hitachi Electronics Services Co Ltd
Original Assignee
Hitachi Ltd
Hitachi Electronics Services Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd, Hitachi Electronics Services Co Ltd filed Critical Hitachi Ltd
Priority to JP2136115A priority Critical patent/JPH0430228A/en
Publication of JPH0430228A publication Critical patent/JPH0430228A/en
Pending legal-status Critical Current

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  • Test And Diagnosis Of Digital Computers (AREA)

Abstract

PURPOSE:To observe the state of an arbitrary flip flop by permitting a logical unit including a register being the object of scan to select a scan address from a scan control part and to execute a scan operation in the middle of the scan operation. CONSTITUTION:When the scan operation is executed, a scan busty signal 5 becomes '1' and the scan address of a scan address register 2 is inputted to a scan address decoder 7. As the decoding result of the scan address, a scan enable signal 9 becomes '1' and the output of a scan address selector 15 is switched from the output of a scoping scan address register 13 to the scan address which a scan control part 1 outputs, for example. Then, the scan-out operation is executed as against a flip flop group 33 and the content of the flip flop group 33 is set to a scan out data register 3 through a scan out data path 24. Thus, the state of the arbitrary flip flop can be observed even at the time of the scan operation.

Description

【発明の詳細な説明】 [産業上の利用分野] 本発明は情報処理装置に関し、特に保守・調整が容易な
情報処理装置に関する。
DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to an information processing device, and particularly to an information processing device that is easy to maintain and adjust.

[従来の技術] 情報処理装置内のフリップフロップは、組合せ回路によ
る論理的処理の結果を保持し、更に組み合せ回路に対す
る入力条件を規定する機能を有するので、その保持内容
は情報処理装置内における論理動作を把握するためには
重要な情報となる。
[Prior Art] A flip-flop in an information processing device has the function of holding the results of logical processing by a combinational circuit and also defining input conditions for the combinational circuit. This is important information to understand the operation.

したがって、論理調整時および保守作業時においては、
フリップフロップの状態を観測することは正常動作確認
、不良動作の原因追求、故障部位の指摘等を行うのに必
要不可欠となる。
Therefore, during logical adjustment and maintenance work,
Observing the state of flip-flops is essential for confirming normal operation, investigating the cause of malfunction, pointing out faulty parts, etc.

従来の装置は、特開昭55−92953号公報に記載の
ように1通常のスキャンアウト動作に用いるスキャン制
御部とは独立にメンテナンス・スキャンアドレス・レジ
スタを設置し、該メンテナンス・スキャンアドレスレジ
スタにて指定されたフリップフロップを観測している。
As described in Japanese Unexamined Patent Publication No. 55-92953, the conventional device is equipped with a maintenance scan address register independent of the scan control section used for normal scan-out operation, and the maintenance scan address register is We are observing the specified flip-flop.

第2図は、このような情報処理装置のブロック図を示す
。情報処理装置に付属してスキャン制御部1が設置され
ている。スキャン制御部1は、スキャンアドレスレジス
タ2、スキャンアウト・データレジスタ3を備えている
。スキャンアウト動作は、スキャンアドレスレジスタ2
に特定のフリップフロップ群32を指定した後、起動さ
れる。
FIG. 2 shows a block diagram of such an information processing device. A scan control section 1 is installed attached to the information processing device. The scan control section 1 includes a scan address register 2 and a scan-out data register 3. Scan-out operation is performed using scan address register 2.
is activated after specifying a specific flip-flop group 32.

スキャン制御部1が起動されると、スキャンビジー信号
5が「1」となり、スキャンアドレスセレクタ30によ
りスキャンアドレスレジスタ2の内容がスキャンアドレ
スバス6を通じて、スキャンアドレスデコーダ7に供給
される。このデコーダ7は、スキャンアドレスで指示さ
れたLSI(又はボード)10.11に対してスキャン
イネーブル信号8,9を発生させることにより、スキャ
ンアウト・ビットセレクタ16等を有効化する。同時に
、スキャン・ビットカウンタ4の内容をスキャンアドレ
スバス31を通してスキャンアウト・ビットセレクタ1
6に供給した後、スキャン・ビットカウンタ4のカウン
トアツプを開始する。
When the scan control unit 1 is activated, the scan busy signal 5 becomes "1", and the scan address selector 30 supplies the contents of the scan address register 2 to the scan address decoder 7 via the scan address bus 6. This decoder 7 enables the scan-out bit selector 16 and the like by generating scan enable signals 8 and 9 for the LSI (or board) 10.11 designated by the scan address. At the same time, the contents of scan bit counter 4 are passed to scan address bus 31 to scan out bit selector 1.
6, the scan bit counter 4 starts counting up.

スキャン・ビットカウンタ4のカウントアツプにより、
スキャンアウト・ビットセレクタ16からスキャンアウ
ト・パス24ヘフリップフロツプ群32の状態が順次選
択8カされ、スキャンアウト・レジスタ3の該当ビット
に順次セットされる。
Due to the count up of scan bit counter 4,
The states of the flip-flop group 32 are sequentially selected from the scan-out bit selector 16 to the scan-out path 24, and are sequentially set in the corresponding bits of the scan-out register 3.

以上のようにフリップフロップ群32のスキャンアウト
が行われる。
Scanning out of the flip-flop group 32 is performed as described above.

スキャン非動作中においてはスキャンビジー信号5は「
0」の状態であり、この場合スキャンアドレスセレクタ
30は、メンテナンス・スキャンアドレスレジスタ9の
内容をスキャンアドレスバス31に出力する。これによ
りスキャンアドレスデコーダ7及びスキャンアウト・ピ
ントセレクタ16が動作し、メンテナンス・スキャンア
ドレスレジスタ9に指定されたフリップフロップ18の
出力がスキャンアウト・パス24に出力される。
During scan non-operation, scan busy signal 5 is “
In this case, the scan address selector 30 outputs the contents of the maintenance/scan address register 9 to the scan address bus 31. As a result, the scan address decoder 7 and the scan-out/focus selector 16 operate, and the output of the flip-flop 18 designated by the maintenance/scan address register 9 is output to the scan-out path 24.

スキャンアウト・パス24には観測装置27が接続され
ている。したがって、スキャン非動作中の特定のフリッ
プフロップ18の状態信号の変化を観測することが可能
である。
An observation device 27 is connected to the scanout path 24 . Therefore, it is possible to observe changes in the state signal of a particular flip-flop 18 during scan non-operation.

C発明が解決しようとする課題] 上記従来技術は、スキャン動作時の観測について配慮が
されていなかった。すなわち、スキャンアウトパスを観
測用パスと共用し、メンテナンス・スキャンアドレスレ
ジスタをスキャン制御部の非動作中のみセレクトするた
め、スキャン動作中のフリップフロップの動作観測がで
きないという問題があった。
Problems to be Solved by the Invention C] The above-mentioned conventional technology does not take into consideration observation during scanning operation. That is, since the scan-out path is shared with the observation path and the maintenance/scan address register is selected only when the scan control section is not operating, there is a problem in that it is not possible to observe the operation of the flip-flop during the scan operation.

本発明はスキャン動作中において任意のフリップフロッ
プの動作観測を目的としており、さらに同時の複数のフ
リップフロップの動作観測を可能とすることを目的とす
る。
The present invention aims at observing the operation of an arbitrary flip-flop during a scan operation, and further aims at making it possible to observe the operation of a plurality of flip-flops simultaneously.

[課題を解決するための手段] 上記目的を達成するために、本発明による情報処理装置
は、内部の複数のフリップフロップ群のうち任意のフリ
ップフロップ群を指定し、該フリップフロップ群の内容
をスキャンアドレスの更新によりスキャンアウトして取
り出すスキャン制御部を有する情報処理装置において、
スキャンの対象となるフリップフロップ群内の任意のフ
リップフロップを指定するアドレスを保持するアドレス
レジスタと、該アドレスレジスタの出力アドレスに応し
て当該指定されたフリップフロップの状態を選択出力す
るビットセレクタと、該ビットセレクタのビット出力を
出力する第1の出力端子と、前記スキャン制御部からの
指定を受けたとき前記アドレスレジスタの出力アトレス
に代えて前記スキャンアドレスを前記ビットセレクタに
与えるセレクタと、前記スキャン制御部からの指定を受
けたときの前記ビットセレクタのビット出力を出力する
第2の出力端子とを、それぞれスキャンの対象となる各
フリップフロップ群について備えたことを特徴とするも
のである。
[Means for Solving the Problems] In order to achieve the above object, an information processing device according to the present invention specifies an arbitrary flip-flop group among a plurality of internal flip-flop groups, and specifies the contents of the flip-flop group. In an information processing device having a scan control unit that scans out and retrieves data by updating a scan address,
An address register that holds an address specifying an arbitrary flip-flop in a group of flip-flops to be scanned, and a bit selector that selects and outputs the state of the specified flip-flop according to the output address of the address register. , a first output terminal that outputs a bit output of the bit selector; a selector that provides the scan address to the bit selector instead of the output address of the address register when receiving a designation from the scan control section; A second output terminal for outputting a bit output of the bit selector upon receiving a designation from a scan control section is provided for each flip-flop group to be scanned.

口作 用] スキャン対象レジスタを構成する任意のフリップフロッ
プを指定するアドレスを保持するアドレスレジスタ(以
下、スコーピング・スキャンアドレスレジスタという)
は情報処理装置内に複数個分散して設置される。該スコ
ーピング・スキャンアドレスレジスタにより指定された
フリップフロップの状態を出力するスコーピング・デー
タ・パスはそれぞれ観測装置に接続される。
Address register (hereinafter referred to as scoping/scan address register) that holds an address that specifies any flip-flop that constitutes the scan target register.
A plurality of them are distributed and installed in the information processing device. Each scoping data path outputting the state of the flip-flop specified by the scoping scan address register is connected to an observation device.

スキャン非動作中においては、各スコーピング・スキャ
ンアドレスレジスタにより指定されるフリップフロップ
の動作状態が観測装置へ出力される。
While the scan is not in operation, the operating state of the flip-flop specified by each scoping/scan address register is output to the observation device.

スキャン動作中には、スキャンの対象となったレジスタ
を含む論理単位はスキャン制御部よりのスキャンアドレ
スを選択してスキャン動作が行われるが、その他の論理
単位についてはスコーピング・スキャンアドレスレジス
タによるスキャンアドレスが選択されたままで、指定し
たフリッププロップの状態観測が続けられる。
During a scan operation, the scan operation is performed for the logical unit that includes the register targeted for scanning by selecting the scan address from the scan control unit, but for other logical units, scanning is performed using the scoping scan address register. The address remains selected and the state observation of the specified flip-flop continues.

このようにスキャン動作中においても任意のフリップフ
ロップの状態観測が可能である。また各論理単位内に複
数個のスコーピング・スキャンアドレスレジスタを備え
、それを切替えることにより観測するフリップフロップ
を容易に変更することが可能である。
In this way, the state of any flip-flop can be observed even during the scan operation. Furthermore, each logical unit is provided with a plurality of scoping/scan address registers, and by switching them, it is possible to easily change the flip-flop to be observed.

[実施例コ 以下、本発明の一実施例を第1図により説明する。同図
において、第2図に示した要素と同一の要素には同一の
参照番号を付しである。
[Example 1] An example of the present invention will be described below with reference to FIG. In this figure, elements that are the same as those shown in FIG. 2 are given the same reference numerals.

本発明は、第1図に示すように、スキャンアドレスを設
定できる複数のスコーピング・スキャンアドレスレジス
タ12.13を情報処理装置内に分散して設置し、スキ
ャン動作が実行される時以外にはこのスコーピング・ス
キャンアドレスレジスタ12.13の内容がスキャンア
ドレスセレクタ14.15により選択されるよ−うな構
成とする。
As shown in FIG. 1, the present invention installs a plurality of scoping/scan address registers 12 and 13 in which scan addresses can be set in a distributed manner within an information processing device, and uses the registers 12 and 13 to set scan addresses. The configuration is such that the contents of this scoping/scan address register 12.13 are selected by a scan address selector 14.15.

さらに、スキャンアドレスセレクタ12.13によりス
キャンアドレスが選択されるときのビットセレクタ16
.17のビット出力を出力する出力端子36.37 (
第2の出力端子)に接続されたスキャンアウト・データ
・パス24とは別に、スコーピング・スキャンアドレス
レジスタ12゜13が選択されるときのビットセレクタ
16゜17のビット出力を出力する出力端子34.35
(第1の出力端子)にそれぞれ接続された観測用のスコ
ーピング・データ・パス25.26を設ける。スコーピ
ング・スキャンアドレスレジスタ12.13に観測を必
要とするフリップフロップのスキャンアドレスを設定す
ることにより、スコーピング・データ・パス25.26
より出力される任意の論理信号の状態信号は観測装置2
7゜28に入力される。
Furthermore, the bit selector 16 when a scan address is selected by the scan address selector 12.13
.. Output terminal 36.37 (
In addition to the scanout data path 24 connected to the second output terminal (second output terminal), an output terminal 34 outputs the bit output of the bit selector 16-17 when the scoping scan address register 12-13 is selected. .35
Observation scoping data paths 25 and 26 are provided, respectively connected to (first output terminals). By setting the scan address of the flip-flop that requires observation in the scoping scan address register 12.13, the scoping data path 25.26
The state signal of any logical signal output from the observation device 2
It is input at 7°28.

スコーピング・スキャンアドレスレジスタ12゜13に
設定されたスキャンアドレスは、再設定されるまでは変
化することがないので、そのアドレスが示すフリップフ
ロップに保持されている内容がスコーピング・データ・
パス25.26より出力され、該フリップフロップの状
態の時間変化が観測される。
The scan address set in the scoping scan address register 12-13 will not change until it is reset, so the contents held in the flip-flop indicated by that address will be used as the scoping data.
It is output from paths 25 and 26, and the change in the state of the flip-flop over time is observed.

スキャン非動作時にはスキャンビジー信号5が「O」で
あるのでスキャンイネーブル信号8,9はrOJ とな
り該スキャンイネーブル信号によってスキャンアドレス
セレクタ14.15はスコーピング・スキャンアドレス
レジスタ12.13の内容によってスキャンアウト・ビ
ットセレクタ16.17を動作させる。スコーピング・
スキャンアドレスレジスタ12.13によりそれぞれ指
定される特定のフリップフロップ18.19がスコーピ
ング・データ・パス25.26より出力され、wA測装
置27.28により観測される。
When the scan is not in operation, the scan busy signal 5 is "O", so the scan enable signals 8 and 9 become rOJ, and the scan address selector 14.15 scans out according to the contents of the scoping/scan address register 12.13. - Operate bit selectors 16 and 17. Scoping・
A particular flip-flop 18.19, each designated by a scan address register 12.13, is output by a scoping data path 25.26 and observed by a wA measuring device 27.28.

スキャン動作が行われる場合には、スキャンビジー信号
5が「1」となり、スキャンアドレスレジスタ2のスキ
ャンアドレスがスキャンアドレスデコーダ7に入力され
る。スキャンアドレスのデコード結果、例えば、スキャ
ンイネーブル信号9が「1」となり、スキャンアドレス
セレクタ15の出力が、スコービング・スキャンアドレ
スレジスタ13の出力から、スキャン制御部1が出力す
るスキャンアドレスに切替えられる。スキャンアウト動
作がフリップフロップ群33に対して実行され、スキャ
ンアウト・データ・パス24を通じてフリップフロップ
群33の内容がスキャンアウト・データレジスタ3にセ
ットされる。
When a scan operation is performed, the scan busy signal 5 becomes "1" and the scan address of the scan address register 2 is input to the scan address decoder 7. As a result of decoding the scan address, for example, the scan enable signal 9 becomes "1", and the output of the scan address selector 15 is switched from the output of the scoving scan address register 13 to the scan address output by the scan control unit 1. A scanout operation is performed on flip-flop group 33 and the contents of flip-flop group 33 are set in scanout data register 3 through scanout data path 24 .

一方、フリップフロップ群33のスキャンアウト動作中
においてもスキャンイネーブル信号8は「O」のままな
ので、スキャンアドレスセレクタ14は切替わらず、ス
コーピング・スキャンアドレスレジスタ12の出力が選
択され続ける。したがってフリップフロップ18の出力
はスキャン動作にかかわりなく常にスコーピング・デー
タ・パス25より出力され続け、状態変化をとぎれるこ
となく観測することが可能である。
On the other hand, even during the scan-out operation of the flip-flop group 33, the scan enable signal 8 remains "O", so the scan address selector 14 is not switched and the output of the scoping/scan address register 12 continues to be selected. Therefore, the output of the flip-flop 18 continues to be outputted from the scoping data path 25 regardless of the scan operation, and it is possible to continuously observe state changes.

なお、前記実施例では、各LSI内のスコーピング・ス
キャンアドレスレジスタ12は1個だけ設けたが、複数
個設けてこれらを切り換えられるようにしてもよい。こ
れにより、レジスタの内容を再設定することなく、レジ
スタ切換のみで異なるフリップフロップの内容を観測す
ることができるようになる。
In the above embodiment, only one scoping/scan address register 12 is provided in each LSI, but a plurality of registers may be provided so that switching between them may be possible. This makes it possible to observe the contents of different flip-flops simply by switching the registers without resetting the contents of the registers.

本実施例によれば、スコービング・スキャンアドレスレ
ジスタを複数設置し、観測用パスをスキャンアウトパス
とは独立して設けたことにより、スキャン動作中以外の
任意のフリップフロップの状態をスキャン動作の実行に
かかわりなく連続して観測することが可能となり、かつ
同時に複数のフリップフロップの観測も可能となった。
According to this embodiment, by installing a plurality of scoving/scan address registers and providing an observation path independent of a scan-out path, the state of any flip-flop other than the scan operation is executed. It has become possible to observe continuously regardless of the situation, and it has also become possible to observe multiple flip-flops at the same time.

これにより保守・調整時の効率向上する効果がある。This has the effect of improving efficiency during maintenance and adjustment.

[発明の効果] 本発明によれば、スキャン非動作時のみでなくスキャン
動作時においても任意のフリップフロップの状態観測が
可能となる。また、スコーピング・スキャンアドレスレ
ジスタを情報処理装置内に複数個設置することにより同
時に多数のフリップフロップの状態観測が可能となる。
[Effects of the Invention] According to the present invention, it is possible to observe the state of any flip-flop not only during non-scan operation but also during scan operation. Further, by installing a plurality of scoping/scan address registers in the information processing device, it becomes possible to simultaneously observe the states of a large number of flip-flops.

これらにより保守・調整時において効率が向上する。These improve efficiency during maintenance and adjustment.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は本発明の実施例を示すフリップフロップの状態
観測機能を備えた情報処理装置のブロック図、第2図は
従来の情報処理装置のフリップフロップの状態観測方法
を示すブロック図である。 トスキャン制御部、2・・スキャンアドレスレジスタ、
3・・・スキャンアウト・データレジスタ、4・スキャ
ン・ビットカウンタ、5 スキャンビジー信号、6.3
1・・・スキャンアドレス・パス、7・スキャンアドレ
スデコーダ、8,9・スキャンイネーブル信号、10.
11・・LSI又はボード、12.13・スコーピング
・スキャンアドレスレジスタ、14.15・・スキャン
アドレスセレクタ、16.17・・スキャンアウト・ビ
ットセレクタ、18.19・・フリップフロップ、20
゜21.22,23・・・組み合せ回路、24・・・ス
キャンアウト・データ・パス、25.26・・スコーピ
ング・データ・パス、27.28・・・R測装置、29
・・メンテナンス・スキャンアドレスレジスタ、30 
スキャンアドレスセレクタ、32.33・フリップフロ
ップ群。 1人 株式会社 日 立 製 作所
FIG. 1 is a block diagram of an information processing apparatus equipped with a flip-flop state observation function showing an embodiment of the present invention, and FIG. 2 is a block diagram showing a conventional flip-flop state observation method of an information processing apparatus. scan control unit, 2...scan address register,
3...Scan out data register, 4. Scan bit counter, 5. Scan busy signal, 6.3
1. Scan address path, 7. Scan address decoder, 8, 9. Scan enable signal, 10.
11. LSI or board, 12.13. Scoping scan address register, 14.15. Scan address selector, 16.17. Scan out bit selector, 18.19. Flip-flop, 20
゜21.22, 23...Combination circuit, 24...Scanout data path, 25.26...Scoping data path, 27.28...R measurement device, 29
・・Maintenance scan address register, 30
Scan address selector, 32.33 Flip-flop group. 1 person Hitachi, Ltd.

Claims (1)

【特許請求の範囲】 1、情報処理装置内部の複数のフリップフロップ群のう
ち任意のフリップフロップ群を指定し、該フリップフロ
ップ群の内容をスキャンアドレスの更新によりスキャン
アウトして取り出すスキャン制御部を有する情報処理装
置において、スキャンの対象となるフリップフロップ群
内の任意のフリップフロップを指定するアドレスを保持
するアドレスレジスタと、 該アドレスレジスタの出力アドレスに応じて当該指定さ
れたフリップフロップの状態を選択出力するビットセレ
クタと、 該ビットセレクタのビット出力を出力する第1の出力端
子と、 前記スキャン制御部からの指定を受けたとき前記アドレ
スレジスタの出力アドレスに代えて前記スキャンアドレ
スを前記ビットセレクタに与えるセレクタと、 前記スキャン制御部からの指定を受けたときの前記ビッ
トセレクタのビット出力を出力する第2の出力端子と をそれぞれスキャンの対象となる各フリップフロップ群
について備えたことを特徴とする情報処理装置。
[Claims] 1. A scan control unit that specifies an arbitrary flip-flop group among a plurality of flip-flop groups inside an information processing device, and scans out and retrieves the contents of the flip-flop group by updating a scan address. An information processing device having an address register that holds an address specifying an arbitrary flip-flop in a group of flip-flops to be scanned, and a state of the specified flip-flop selected according to an output address of the address register. a bit selector for output; a first output terminal for outputting a bit output of the bit selector; and a first output terminal for outputting a bit output of the bit selector; and a second output terminal that outputs a bit output of the bit selector when receiving a designation from the scan control unit for each flip-flop group to be scanned. Information processing device.
JP2136115A 1990-05-25 1990-05-25 Information processor Pending JPH0430228A (en)

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JP (1) JPH0430228A (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011023994A (en) * 2009-07-16 2011-02-03 Kowa Co Signal transmission apparatus

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JP2011023994A (en) * 2009-07-16 2011-02-03 Kowa Co Signal transmission apparatus

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