JPH0430206B2 - - Google Patents
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- JPH0430206B2 JPH0430206B2 JP57162604A JP16260482A JPH0430206B2 JP H0430206 B2 JPH0430206 B2 JP H0430206B2 JP 57162604 A JP57162604 A JP 57162604A JP 16260482 A JP16260482 A JP 16260482A JP H0430206 B2 JPH0430206 B2 JP H0430206B2
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- JP
- Japan
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- circuit
- contact
- signal
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- output
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Links
- 238000010586 diagram Methods 0.000 description 5
- 239000011159 matrix material Substances 0.000 description 4
- 230000010355 oscillation Effects 0.000 description 4
- 230000009977 dual effect Effects 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M11/00—Coding in connection with keyboards or like devices, i.e. coding of the position of operated keys
- H03M11/22—Static coding
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/002—Switching arrangements with several input- or output terminals
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
- H03K17/62—Switching arrangements with several input- output-terminals, e.g. multiplexers, distributors
- H03K17/6221—Switching arrangements with several input- output-terminals, e.g. multiplexers, distributors combined with selecting means
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/78—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used using opto-electronic devices, i.e. light-emitting and photoelectric devices electrically- or optically-coupled
- H03K17/795—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used using opto-electronic devices, i.e. light-emitting and photoelectric devices electrically- or optically-coupled controlling bipolar transistors
- H03K17/7955—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used using opto-electronic devices, i.e. light-emitting and photoelectric devices electrically- or optically-coupled controlling bipolar transistors using phototransistors
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- Engineering & Computer Science (AREA)
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Description
【発明の詳細な説明】
この発明は、プログラマブルコントローラ、制
御用コンピユータ等の使用するマトリツクス方式
デイジタル入力回路に関するものである。
御用コンピユータ等の使用するマトリツクス方式
デイジタル入力回路に関するものである。
従来この種の回路として第1図に示すものがあ
つた。図において、1はON/OFF情報を取込も
うとする無電圧接点、2は回り込み防止用ダイオ
ード、3は抵抗、4は出力素子としてのフオトカ
プラ、5はゲート素子としてのトランジスタ、6
はツエナーダイオード、7は直流電源、D0〜D7,
W0〜W3,X0〜X3は信号名である。
つた。図において、1はON/OFF情報を取込も
うとする無電圧接点、2は回り込み防止用ダイオ
ード、3は抵抗、4は出力素子としてのフオトカ
プラ、5はゲート素子としてのトランジスタ、6
はツエナーダイオード、7は直流電源、D0〜D7,
W0〜W3,X0〜X3は信号名である。
第5図はこの第1図に接続される制御回路であ
つて、同図において、51は発振回路、52は発
振回路の出力信号、53,55はワンシヨツトマ
ルチバイブレータで、54,56はその各出力信
号、57はデイジタル入力情報を記憶しておくた
めのデユアルポートメモリ、58はカウンタ回路
で、59,60はその各出力信号、61は2入力
4出力のデコーダ回路である。第2図は第1図お
よび第5図における多部信号のタイミング図であ
る。
つて、同図において、51は発振回路、52は発
振回路の出力信号、53,55はワンシヨツトマ
ルチバイブレータで、54,56はその各出力信
号、57はデイジタル入力情報を記憶しておくた
めのデユアルポートメモリ、58はカウンタ回路
で、59,60はその各出力信号、61は2入力
4出力のデコーダ回路である。第2図は第1図お
よび第5図における多部信号のタイミング図であ
る。
次に動作について説明する。第1図において信
号W0のみがlowで、W1〜W3がhighの場合、W0
につながるフオトカプラの一次側に電流が流れ、
X0のトランジスタ5のみがONし、X1〜X3のト
ランジスタ5はOFFになる。また、発振回路5
1の出力52の立下りに応じて他の回路が動作し
信号D0〜D7によるデイジタル入力信号を信号5
6HのタイミングでデユアルポートRAM57に
取り込む。X0につながる接点のON/OFF情報の
みがフオトカプラ4を経由して信号D0〜D7に取
込まれる。このときダイオード2は電流の回り込
みを防止している。W0〜W3信号が第2図に示す
ように順次lowになつていき、1回りして、8×
4=32点の接点情報を入力することになる。
号W0のみがlowで、W1〜W3がhighの場合、W0
につながるフオトカプラの一次側に電流が流れ、
X0のトランジスタ5のみがONし、X1〜X3のト
ランジスタ5はOFFになる。また、発振回路5
1の出力52の立下りに応じて他の回路が動作し
信号D0〜D7によるデイジタル入力信号を信号5
6HのタイミングでデユアルポートRAM57に
取り込む。X0につながる接点のON/OFF情報の
みがフオトカプラ4を経由して信号D0〜D7に取
込まれる。このときダイオード2は電流の回り込
みを防止している。W0〜W3信号が第2図に示す
ように順次lowになつていき、1回りして、8×
4=32点の接点情報を入力することになる。
従来の回路では以上のように、接点に加える電
源として直流電源を使用していた。
源として直流電源を使用していた。
この発明は、コスト上から見て直流電源をなく
すことを目的として、交流電源で動作するマトリ
ツクス方式入力回路を提供する。
すことを目的として、交流電源で動作するマトリ
ツクス方式入力回路を提供する。
以下、この発明の一実施例を図について説明す
る。第3図において第1図と同符号は同一のもの
を示し、第1図とは、直流電源の替わりに交流電
源8の出力をダイオードブリツジから成る全波整
流回路で全波整流し、この全波整流回路の出力端
子の一端を、上記フオトカプラ4を構成する発光
ダイオードのアノード側に接続し、この出力端子
の他端を上記トランジスタのアース側に接続した
構成で相違する。この発明の回路は、第5図の発
振回路51をなくし、その信号52のかわりに全
波整流して得た信号に基づく信号T0(第3図)を
使用したもので、他は従来と同様である。なお、
D0〜D7,W0〜W3,X1〜X3,T0は信号名であ
る。
る。第3図において第1図と同符号は同一のもの
を示し、第1図とは、直流電源の替わりに交流電
源8の出力をダイオードブリツジから成る全波整
流回路で全波整流し、この全波整流回路の出力端
子の一端を、上記フオトカプラ4を構成する発光
ダイオードのアノード側に接続し、この出力端子
の他端を上記トランジスタのアース側に接続した
構成で相違する。この発明の回路は、第5図の発
振回路51をなくし、その信号52のかわりに全
波整流して得た信号に基づく信号T0(第3図)を
使用したもので、他は従来と同様である。なお、
D0〜D7,W0〜W3,X1〜X3,T0は信号名であ
る。
第4図は信号T0とW0〜W3のタイミングを示し
たものである。
たものである。
次に動作について説明する。信号W0のみが
lowの場合、従来のものと同様にX0のトランジス
タのみがONし、X0につながるON/OFF情報が
信号D0〜D7に取り込まれる。このとき、接点に
印加される電圧は単相AC電源の全波整流である
ので、低電圧時に取り込めば信号D0〜D7はhigh
の方に誤動作する心配があるかのように見える
が、ACの全波整流電圧から作つたT0信号で同期
をとることにより防止できることは明らかであ
る。
lowの場合、従来のものと同様にX0のトランジス
タのみがONし、X0につながるON/OFF情報が
信号D0〜D7に取り込まれる。このとき、接点に
印加される電圧は単相AC電源の全波整流である
ので、低電圧時に取り込めば信号D0〜D7はhigh
の方に誤動作する心配があるかのように見える
が、ACの全波整流電圧から作つたT0信号で同期
をとることにより防止できることは明らかであ
る。
なお、上記実施例ではフオトカプラとトランジ
スタを使つた場合を示したが、他の素子を使つた
ものでもよく、また入力数についても8×4以外
の16×4、16×2等種々のものに使用可能であ
る。
スタを使つた場合を示したが、他の素子を使つた
ものでもよく、また入力数についても8×4以外
の16×4、16×2等種々のものに使用可能であ
る。
以上のように、この発明によれば、交流電源を
全波整流し、その脈流と同期させてON/OFF情
報を取り込むように構成したので、直流電源なし
のマトリツクス方式入力回路が得られる効果を有
する。
全波整流し、その脈流と同期させてON/OFF情
報を取り込むように構成したので、直流電源なし
のマトリツクス方式入力回路が得られる効果を有
する。
第1図は従来のマトリツクス式デイジタル入力
回路図、第2図は第1図の動作を説明するための
タイミング図、第3図はこの発明の一実施例を示
す回路接続図、第4図は第3図の動作を説明する
ためのタイミング図、第5図は第1図の回路に接
続される制御回路である。 1…無電圧接点、2…回り込み防止用ダイオー
ド、3…抵抗、4…フオトカプラ、5…トランジ
スタ、6…ツエナーダイオード、8…交流電源。
なお、図中、同一符号は同一、又は相当部分を示
す。
回路図、第2図は第1図の動作を説明するための
タイミング図、第3図はこの発明の一実施例を示
す回路接続図、第4図は第3図の動作を説明する
ためのタイミング図、第5図は第1図の回路に接
続される制御回路である。 1…無電圧接点、2…回り込み防止用ダイオー
ド、3…抵抗、4…フオトカプラ、5…トランジ
スタ、6…ツエナーダイオード、8…交流電源。
なお、図中、同一符号は同一、又は相当部分を示
す。
Claims (1)
- 1 複数個の接点を単位とした複数の接点群と、
この各接点群間において共通の接点に対して共通
に接続され入力信号に基づき動作する複数のゲー
ト素子と、上記接点群毎に上記ゲート素子を含む
回路に接続された出力素子と、交流を全波整流し
出力端子の一端を上記出力素子のアノード側に接
続し該出力端子の他端を上記ゲート素子のアース
側に接続した全波整流回路と、上記全波整流後の
脈流の低電圧時に基づく信号に同期して上記接点
に与えられるON/OFF情報を上記出力素子を介
してメモリに取り込む制御回路とを備えたデイジ
タル入力回路。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57162604A JPS5951623A (ja) | 1982-09-17 | 1982-09-17 | ディジタル入力回路 |
KR1019830002735A KR870001709B1 (ko) | 1982-09-17 | 1983-06-18 | 디지탈(digital) 입력 회로 |
US06/532,971 US4596984A (en) | 1982-09-17 | 1983-09-16 | Digital data input circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57162604A JPS5951623A (ja) | 1982-09-17 | 1982-09-17 | ディジタル入力回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5951623A JPS5951623A (ja) | 1984-03-26 |
JPH0430206B2 true JPH0430206B2 (ja) | 1992-05-21 |
Family
ID=15757745
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57162604A Granted JPS5951623A (ja) | 1982-09-17 | 1982-09-17 | ディジタル入力回路 |
Country Status (3)
Country | Link |
---|---|
US (1) | US4596984A (ja) |
JP (1) | JPS5951623A (ja) |
KR (1) | KR870001709B1 (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3213527A1 (de) * | 1982-04-10 | 1983-10-20 | Heidelberger Druckmaschinen Ag, 6900 Heidelberg | Datenuebertragungssystem |
JPS60167456U (ja) * | 1984-04-11 | 1985-11-07 | 株式会社明電舎 | 入出力制御装置 |
EP0165386B1 (de) * | 1984-04-26 | 1989-11-29 | Heidelberger Druckmaschinen Aktiengesellschaft | Verfahren und Speichersystem zum Speichern von Einstellwerten für Stellvorrichtungen an Druckmaschinen |
US6072402A (en) * | 1992-01-09 | 2000-06-06 | Slc Technologies, Inc. | Secure entry system with radio communications |
US5555421A (en) * | 1993-11-23 | 1996-09-10 | Kistler Instrument Company | Bidirectional interface for interconnecting two devices and the interface having first optical isolator and second optical isolator being powered by first and second device ports |
US10557884B2 (en) * | 2017-05-11 | 2020-02-11 | Texas Instruments Incorporated | Wire break detection in digital input receivers |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3818451A (en) * | 1972-03-15 | 1974-06-18 | Motorola Inc | Light-emitting and light-receiving logic array |
US4310754A (en) * | 1976-07-14 | 1982-01-12 | Pitney Bowes Inc. | Communication means with transducer physically spaced from interior wall of secure housing |
CH625072A5 (ja) * | 1978-03-08 | 1981-08-31 | Landis & Gyr Ag | |
JPS5657127A (en) * | 1979-10-15 | 1981-05-19 | Toshiba Corp | Digital input/output circuit |
US4320388A (en) * | 1980-07-15 | 1982-03-16 | Westinghouse Electric Corp. | Two wire optical data communication system |
JPS57168337U (ja) * | 1981-04-17 | 1982-10-23 |
-
1982
- 1982-09-17 JP JP57162604A patent/JPS5951623A/ja active Granted
-
1983
- 1983-06-18 KR KR1019830002735A patent/KR870001709B1/ko not_active IP Right Cessation
- 1983-09-16 US US06/532,971 patent/US4596984A/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US4596984A (en) | 1986-06-24 |
KR840006110A (ko) | 1984-11-21 |
JPS5951623A (ja) | 1984-03-26 |
KR870001709B1 (ko) | 1987-09-24 |
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