JPH04295230A - 電源保護装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、サーマルヘッド等の負
荷に電圧を供給する電源の保護装置に関する。

【０００２】

【従来の技術】例えばサーマルヘッドは、図３に示すよ
うに、電気エネルギーを熱エネルギーに変換する発熱体
としての抵抗１を数百個並列に配置するとともに、各抵
抗１にそれぞれスイッチング素子としてのトランジスタ
２を直列に接続し、各抵抗１の両端に所定の電源電圧を
印加した状態で各トランジスタ２のオン、オフをラッチ
回路３でタイミングを合せて個々に切換制御して印字を
行うものである。なお、図中４は電源電圧の入力端子で
ある。

【０００３】このものにおいて、１個の抵抗１に印加さ
れる電力は通常０．５〜１．０Ｗ（ワット）である。例
えば電力１Ｗを５００個の抵抗１に印加した場合、５０
０Ｗの電力が消費される。このとき電源電圧を２４Ｖと
すると約２０Ａ（アンペア）の電流が流れ、かなり大き
な電源が必要となる。

【０００４】ただし、通常はサーマルヘッドを構成する
全ての抵抗１に通電した状態で使用されることは少なく
、特に文字印刷を行うプリンタでは抵抗１個の使用効率
平均値は１０％程度である。罫線の印字等に使用効率が
１００％近くまで上昇することはあるが、これは極めて
短時間のことである。そこで、プリンタの電源としては
平均容量を使用効率の１０％に設定し、かつ使用効率１
００％の大電力供給も短時間であれば対応できるように
設計した比較的小さなものが使用されている。

【０００５】しかしこの場合、使用効率１００％の状態
が長時間発生して電源の能力を越えると、電源電圧がダ
ウンする。それでもなお継続して使用すると電源の故障
を招き、最悪の場合は発煙，発火等の危険な状態に陥る
ことがある。

【０００６】そこで従来は、発熱体（抵抗１）に対する
長時間の通電を防止して電源を保護するようにした電源
保護装置が考えられている。図５は従来のこの種の電源
保護装置の回路構成図である。プリンタの制御部を構成
するプロセッサ５は、バスライン６を介して接続される
ヘッドドライバ７を介してサーマルヘッド８の各ラッチ
回路３にトランジスタのオン信号またはオフ信号をそれ
ぞれ出力するとともに、該サーマルヘッド８への電源供
給を制御する制御信号として負論理のヘッドストローブ
信号Ａを出力する。当該ヘッドストローブ信号Ａは負論
理の２入力論理積否定回路（以下ＮＡＮＤゲートと略称
する）９の一方の入力端子と、ワンショット・マルチ・
バイブレータ（以下バイブレータと略称する）１０のト
リガ端子Ｔに入力される。上記バイブレータ１０は、ト
リガ端子Ｔへ供給されるヘッドストローブ信号Ａの立下
がりで充電抵抗１１の値とコンデンサ１２の容量とによ
って定まるワンショットパルスを出力するもので、負論
理の出力端子Ｑ０　から出力されるパルス信号Ｂが前記
ＮＡＮＤゲート９の他方の入力端子に入力される。ＮＡ
ＮＤゲート９の出力信号Ｃは抵抗１３を介してＰＮＰ型
トランジスタ１４のベースに印加される。該トランジス
タ１４のエミッタにはサーマルヘッド８の電源であるヘ
ッド電圧発生回路１５から発生される電源電圧が印加さ
れ、コレクタは前記サーマルヘッド８の電源電圧入力端
子４に接続されている。ここに、上記トランジスタ１４
はヘッド電圧発生回路１５にて発生される電源電圧をサ
ーマルヘッド８に供給するか否かを切換えるスイッチン
グ手段を構成する。

【０００７】しかして、前記プロセッサ５は前記サーマ
ルヘッド８により印字するタイミングでヘッドストロー
ブ信号Ａを立ち下げる（図４中時点ｔ１，ｔ３，ｔ５，
ｔ７）。そうすると、バイブレータ１０の出力パルスＢ
がローレベルに変化し、応じてＮＡＮＤゲート９の出力
信号Ｃがローレベルに変化する。これにより、トランジ
スタ１４がオンして、ヘッド電圧発生回路１５から発生
される例えば＋２４Ｖの電源電圧がサーマルヘッド８に
供給される。

【０００８】上記ヘッドストローブ信号Ａは通常は一定
時間Ｔ０　を経過するとハイレベルに復帰する。一方、
上記バイブレータ１０の出力パルスＢはコンデンサ１２
の充電時間によってパルス幅Ｔ１　が定められている。 そして、上記出力パルスＢのパルス幅Ｔ１はヘッドスト
ローブ信号Ａのローレベル時間Ｔ０　よりも若干長い時
間に設定されている。従って、ＮＡＮＤゲート９の出力
信号Ｃは通常はヘッドストローブ信号Ａの立ち上がりに
応じてハイレベルに変化する（図４中時点ｔ２，ｔ４，
ｔ６）。これによりトランジスタ１４がオフして、上記
電源電圧がサーマルヘッド８に供給されなくなる。

【０００９】ただし、プロセッサ５の暴走等により上記
ヘッドストローブ信号Ａが一定時間Ｔ０　を経過しても
立上がらない場合がある。このような場合にはＮＡＮＤ
ゲート９の出力信号Ｃはバイブレータ１０の出力パルス
Ｂの立ち上がりに応じてハイレベルに変化する（図４中
時点ｔ８）。これによりトランジスタ１４がオフして、
上記電源電圧がサーマルヘッド８に供給されなくなる。

【００１０】このように、従来の電源保護装置を用いる
ことによってトランジスタ１４のオン時間を一定時間内
に制限でき、サーマルヘッド８に長時間に亙り連続して
電源電圧が供給されるのを防止できる。

【００１１】

【発明が解決しようとする課題】しかるに、上述した従
来の電源保護装置は、プロセッサ５の暴走等によりヘッ
ドストローブ信号が異常になり、サーマルヘッド８への
連続通電時間が長くなって電源の能力を越える場合には
有効だが、ヘッドストローブ信号が正常であるにもかか
わらずサーマルヘッド８の使用効率が高い状態が長時間
継続して電源の能力を越え、電源電圧が低下する場合に
は対応できなかった。

【００１２】そこで本発明は、制御部からの制御信号に
よりオン、オフが切換制御されるスイッチング手段を介
して電源電圧を負荷へ供給する回路に対し、上記制御信
号の異常によりスイッチング手段が長時間に亙ってオン
して電源がダウンするのを防止できるとともに、負荷の
使用効率が高い状態が長時間継続して電源の能力を超え
、電源電圧が低下する場合には消費エネルギーを低減せ
しめて電源のダウンを防止でき、信頼性向上をはかり得
る電源保護装置を提供しようとするものである。

【００１３】

【課題を解決するための手段】本発明は、制御部からの
制御信号によりオン、オフが切換制御されるスイッチン
グ手段を介して電源電圧をサーマルヘッド等の負荷へ供
給する回路に対してスイッチング手段のオン時間を一定
時間内に制限するようにした電源保護装置において、電
源電圧を検出する電圧検出手段と、この検出手段により
検出される電源電圧と予め設定される基準電圧とを比較
する電圧比較手段と、この比較手段による比較の結果、
電源電圧が基準電圧より小さくなるとスイッチング手段
のオン時間制限値を短縮する制限値変更手段とを備えた
ものである。

【００１４】

【作用】このような構成の本発明であれば、負荷の使用
効率が高い状態が長時間継続して電源の能力を超え、電
源電圧が低下して基準電圧より小さくなると、スイッチ
ング手段のオン時間制限値が短縮される。これにより、
スイッチング手段のオン時間が短くなり、その結果、負
荷に対する電源電圧の供給時間が短縮されて、電源の消
費エネルギーが低減される。よって、電源がダウンする
のを防止できる。

【００１５】

【実施例】以下、本発明をサーマルプリンタにおけるサ
ーマルヘッドの電源保護装置を適用した一実施例につい
て、図面を参照しながら説明する。

【００１６】図１は本実施例における電源保護装置の回
路構成図である。なお、図５と同一部分には同一符号を
付して詳しい説明は省略し、異なる部分の構成について
のみ説明する。図１において１６は抵抗１６ａと抵抗１
６ｂとの直列回路をヘッド電圧発生回路１５の出力端と
接地レベル間に介在させてなる分圧回路であって、上記
ヘッド電圧発生回路１５より発生される電源電圧を各抵
抗１６ａ，１６ｂの分圧比に基いて検出する電圧検出手
段を構成する。１７はコンパレータで、非反転入力端子
（＋）を上記分圧回路１６における各抵抗１６ａ，１６
ｂの接続点に接続し、反転入力端子（−）を予め設定さ
れた基準電圧を発生する基準電圧発生回路１８の出力端
に接続する。すなわち、上記コンパレータ１７は上記分
圧回路１６によって検出されるヘッド電圧発生回路１５
の電源電圧を予め設定される基準電圧発生回路１８の基
準電圧とを比較する電圧比較手段を構成する。上記コン
パレータ１７の出力端子は抵抗１９を介してＰＮＰ型ト
ランジスタ２０のベースに接続されている。該トランジ
スタ２０のエミッタは＋５Ｖの直流電源端子に接続され
ており、コレクタは抵抗２１を介してバイブレータ１０
の充電抵抗１１とコンデンサ１２との接続点に接続して
いる。ここに、トランジスタ２０，充電抵抗１１，２１
，コンデンサ１２，バイブレータ１０及びＮＡＮＤゲー
ト９はコンパレータ１７による比較の結果、ヘッド電圧
発生回路１５からの電源電圧が基準電圧発生回路１８か
らの基準電圧を下回わるとスイッチング手段としてのト
ランジスタ１４のオン時間制限値を短縮する制限値変更
手段を構成する。

【００１７】このような構成の本実施例装置においては
、プロセッサ５の制御により前記サーマルヘッドで印字
するタイミングでヘッドストローブ信号Ａが立ち下がる
（図２中時点ｔ１，ｔ３，ｔ５，ｔ８，ｔ１０，ｔ１２
）。そうすると、バイブレータ１０の出力パルスＢがロ
ーレベルに変化し、応じてＮＡＮＤゲート９の出力信号
Ｃがローレベルに変化する。これにより、トランジスタ
１４がオンして、ヘッド電圧発生回路１５から発生され
る例えば＋２４Ｖの電源電圧がサーマルヘッド８に供給
される。

【００１８】上記ヘッドストローブ信号Ａは通常は一定
時間Ｔ０　を経過するとハイレベルに復帰する。一方、
上記バイブレータ１０の出力パルスＢはコンデンサ１２
の充電時間によってパルス幅が決まる。ここで、分圧回
路１６によって検出されるヘッド電圧発生回路１５の電
源電圧ｖ１が基準電圧発生回路１８の基準電圧ｖ２を上
回るときにはコンパレータ１７の出力信号Ｄがハイレベ
ルであり、トランジスタ２０がオフしている。従って、
充電抵抗１１を流れる充電電流ｉ１によってコンデンサ
１２が充電される。このときのパルス幅はＴ１　（＞Ｔ
０　）になる。これに対し、ヘッド電圧発生回路１５の
電源電圧ｖ１が基準電圧発生回路１８の基準電圧ｖ２を
下回ると（図２中時点ｔ７）、コンパレータ１７の出力
信号Ｄが反転してローレベルとなる。これにより、トラ
ンジスタ２０がオンして充電抵抗１１と充電抵抗２１と
の並列回路が形成される。従って、充電抵抗１１と充電
抵抗２１とをそれぞれ流れる充電電流ｉ１＋ｉ２によっ
てコンデンサ１２が充電される。このときのパルス幅は
Ｔ２　（＜Ｔ０　＜Ｔ１　）となる。

【００１９】従って、ヘッド電圧発生回路１５の電源電
圧ｖ１が基準電圧発生回路１８の基準電圧ｖ２を上回る
ときには、ＮＡＮＤゲート９の出力信号Ｃはヘッドスト
ローブ信号Ａの立ち上がりに応じてハイレベルに変化す
る（図４中時点ｔ２，ｔ４，ｔ６）。これにより、トラ
ンジスタ１４がオフして、上記電源電圧ｖ１がサーマル
ヘッド８に供給されなくなる。

【００２０】一方、ヘッド電圧発生回路１５の電源電圧
ｖ１が基準電圧発生回路１８の基準電圧ｖ２を下回った
場合には、ＮＡＮＤゲート９の出力信号Ｃはバイブレー
タ１０の出力パルスＢの立ち上がりに応じてハイレベル
に変化する（図４中時点ｔ９，ｔ１１）。これにより、
トランジスタ１４がオフして、上記電源電圧ｖ１がサー
マルヘッド８に供給されなくなる。

【００２１】なお、ヘッド電圧発生回路１５の電源電圧
ｖ１が基準電圧発生回路１８の基準電圧ｖ２を上回って
いる状態でプロセッサ５の暴走等により上記ヘッドスト
ローブ信号Ａが一定時間Ｔ０　を経過しても立上がらな
い場合には、従来と同様にＮＡＮＤゲート９の出力信号
Ｃがバイブレータ１０の出力パルスＢの立ち上がりに応
じてハイレベルに変化する。これにより、トランジスタ
１４がオフして、上記電源電圧ｖ１がサーマルヘッド８
に供給されなくなる。

【００２２】このように本実施例によれば、ヘッド電圧
発生回路１５の電源電圧ｖ１が低下して基準電圧発生回
路１８の基準電圧ｖ２を下回った場合には、バイブレー
タ１０におけるコンデンサ１２の充電時間が早まり出力
パルスＢのパルス幅が小さくなってトランジスタ１４の
オン時間が短縮されるので、ヘッド電圧発生回路１５の
消費エネルギーが低減されてヘッド電圧発生回路１５が
ダウンし難くなる。従って、プロセッサ５の暴走等によ
りヘッドストローブ信号Ａが異常になり、サーマルヘッ
ド８への連続通電時間が長くなって電源の能力を越える
場合に有効であるのは勿論のこと、ヘッドストローブ信
号Ａが正常であるにもかかわらずサーマルヘッド８の使
用効率が高い状態が長時間継続してヘッド電圧発生回路
１５の能力を越え、ヘッド電圧発生回路１５の発生電圧
ｖ１が低下する場合にも消費エネルギーを低減せしめて
電源のダウンを防止でき、有効に対応できる。その結果
、プリンタの信頼性を向上できるようになる。

【００２３】なお、前記実施例では電源電圧が供給され
る負荷としてサーマルヘッド８を示したが、これに限定
されるものではなく、例えば蛍光素子を複数個配列して
なる蛍光表示管や、ＥＬ（エレクトロ・ルミネッセンス
）素子を複数個並べてアレイ化したラインヘッドである
エッジ・エミッタ・アレイヘッド等にも本発明の電源保
護装置を適用できるものである。また、前記実施例では
本発明の電源保護装置をハードウェアで構成する例を示
したが、ソフトウェアによって構成することも可能であ
る。この他、本発明の要旨を逸脱しない範囲で種々変形
実施可能であるのは勿論である。

【００２４】

【発明の効果】以上詳述したように本発明によれば、制
御部からの制御信号によりオン、オフが切換制御される
スイッチング手段を介して電源電圧を負荷へ供給する回
路に対し、上記制御信号の異常によりスイッチング手段
が長時間に亙ってオンして電源がダウンするのを防止で
きるとともに、負荷の使用効率が高い状態が長時間継続
して電源の能力を超え、電源電圧が低下する場合には消
費エネルギーを低減せしめて電源のダウンを防止でき、
信頼性向上をはかり得る電源保護装置を提供できる。

【図面の簡単な説明】

【図１】　　本発明の一実施例の回路構成を示すブロッ
ク図。

【図２】　　同実施例における主要な信号波形図。

【図３】　　一般的なサーマルヘッドの構成図。

【図４】　　従来装置における主要な信号波形図。

【図５】　　従来装置の回路構成を示すブロック図。

【符号の説明】

５…プロセッサ、７…ヘッドドライバ、８…サーマルヘ
ッド（負荷）、９…ＮＡＮＤゲート、１０…ワンショッ
ト・マルチ・バイブレータ、１１，２１…充電抵抗、１
２…コンデンサ、１４…ＰＮＰ型トランジスタ（スイッ
チング手段）、１５…ヘッド電圧発生回路、１６…分圧
回路、１７…コンパレータ、１８…基準電圧発生回路、
２０…ＰＮＰ型トランジスタ。

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　制御部からの制御信号によりオン、オ
   フが切換制御されるスイッチング手段を介して電源電圧
   を負荷へ供給する回路に対して前記スイッチング手段の
   オン時間を一定時間内に制限するようにした電源保護装
   置において、前記電源電圧を検出する電圧検出手段と、
   この検出手段により検出される電源電圧と予め設定され
   る基準電圧とを比較する電圧比較手段と、この比較手段
   による比較の結果、前記電源電圧が前記基準電圧より小
   さくなると前記スイッチング手段のオン時間制限値を短
   縮する制限値変更手段とを具備したことを特徴とする電
   源保護装置。
2. 【請求項２】　　スイッチング手段を介して電源電圧が
   供給される負荷は、サーマルヘッドであることを特徴と
   する請求項１記載の電源保護装置。