JPH0429316A - ドライエッチング方法 - Google Patents
ドライエッチング方法Info
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- Drying Of Semiconductors (AREA)
Abstract
め要約のデータは記録されません。
Description
コン系材料層のドライエツチング方法に関し、特にいわ
ゆるマイクロローディング効果を抑制しながら異方性エ
ツチングを行う方法に関する。
ング領域をエツチングすることにより該シリコン系材料
層に所定のパターンを形成するドライエツチング方法に
おいて、相対的に広い面積を存する被エッチング領域に
おいてエツチング反応生成物および/または副反応生成
物の堆積とエツチングとを効果的に競合させることによ
り、広い被エツチングにおけるエツチング速度を低下さ
せて狭い被エツチング領域におけるそれに近づけ、相対
的に低下せしめ、いわゆるマイクロローディング効果を
抑制しようとするものである。
、サラにはクォーターミクロン・レベルと高度に微細化
されるに伴い、各種加工技術に対する要求も一段と厳し
さを増している。かかる状況のもとでは、従来のデザイ
ン・ルールでは問題とならなかったような現象も高加工
精度を達成するための障害となり、従来の加工技術の適
用が困難となる場合が生ずる。
する際に、エツチング速度が被エツチング領域の面積の
大小に依存して変化する現象である。
コン等からなる半導体基板(1)上にたとえば酸化シリ
コンからなる絶縁酸化膜(2)、ポリサイドM(5)の
下層に相当しn型不純物がドープされた多結晶シリコン
層(3)、ポリサイド膜(5)の上層に相当する高融点
金属シリサイド層(4)が順次積層されてなる基体にお
いて、予めフォトリソグラフィにより所定のパターンに
形成されたフォトレジスト層(6)をマスクとして上記
ポリサイド膜(5)をエツチングする場合を考える。こ
の基体上には、上記フォトレジスト層(6)が比較的密
に形成されエツチングされる面積が相対的に狭い領域I
と、該フォトレジスト層(6)が比較的線に形成されエ
ツチングされる面積が相対的に広い領域■が形成されて
いる。つまり、上記領域Iおよび領域Hにおいては、そ
れぞれ開口幅の小さい第1の開口部(7a)の内部と開
口幅の大きい第2の開口部(7b)の内部がそれぞれ被
エツチング領域となる。
れ以上に微細化されている場合には、ふたつの領域I、
■におけるエツチング速度は等しくならない。たとえば
、第1図(B)に示されるように、領域Hの第2の開口
部(7b)内において過不足な(ポリサイド膜(5)が
エツチング除去された時点では、領域■の第1の開口部
(7a)内にはまだ若干の多結晶シリコン層(3)が残
存している。
、基体面に対して斜め方向に運動するエツチング種の入
射確率が低くなり、領域Iにおけるエツチング速度が低
下するからである。
も多結晶ソリコン層(3)を完全に除去しようとするな
らば、オーバーエツチングが必要となる。しかし、たと
えば上述のようなプロセスがポリサイド・ゲート電極の
形成に通用される場合、ゲート酸化膜に相当する上記絶
縁酸化膜(2)は近年のデザイン・ルールでは100人
あるいはそれ以下に薄膜化されているので、損傷を防止
する意味からもオーバーエツチングは余り望ましくない
、やむを得ず行う場合にも、できるだけ少なく行いたい
ところである。そのためには、マイクロコーディング効
果の影響を抑えたドライエッチング方法の開発が必須と
なる。
果の影響を抑制できるシリコン系材料層のドライエツチ
ング方法を提供することを目的とする。
行ったところ、マイクロローディング効果を抑制するた
めには、相対的に広い面積を有する被エツチング領域に
おけるエツチング速度を低下させて相対的に狭い面積を
有する被エツチング領域におけるそれに近づければ良い
こと、またかかるエツチング速度の低下はエツチング反
応生成物および/または副反応生成物を利用することに
より可能となることを見出した。
て提案されるものであり、シリコン系材料層上の面積の
異なる被エツチング領域をエツチングすることにより該
シリコン系材料層に所定のパターンを形成するドライエ
ツチング方法であって、−相対的に広い面積を有する被
エツチング領域において相対的に狭い面積を有する被エ
ツチング領域におけるよりも多い量のエツチング反応生
成物および/または副反応生成物を堆積させながらエツ
チングを行うことを特徴とするものである。
チング種の入射確率が被エツチング領域の面積の大小に
依存するようになる。このような場合、エツチング種が
大量に入射し得る広い被エツチング領域では、エツチン
グ種が少量しか入射できない狭い被エツチング領域に比
べて生成するエツチング反応生成物および/または副反
応生成物が、絶対量ではもちろん、単位面積当たりの堆
積量でも多くなる。
ング種とシリコン系材料あるいはレジスト材料との反応
により生成する化合物を指し、副反応生成物とはこの化
合物がさらにエツチングガス中に存在する上記エツチン
グ種以外の成分と反応して生成する化合物を指す。
在していると、エツチング種がこれらの堆積物の除去に
も消費されるため、堆積量に応したエツチング速度の低
下が起こる。つまり、相対的に面積が広く堆積物も多い
被エツチング領域はど、そこにおけるエツチング速度は
低下することになる。したがって、エツチング速度が基
体の全体にわたって平均化され、マイクロローディング
効果が抑制される。
ら説明する。
した例である。説明には前述の第1図(A)と第1図(
B)、および第2図を使用する。
である。ここで、高融点金属シリサイド層(4)の材料
としてはタングステン・シリサイド層を使用した。また
、領域Iではライン・アンド・スペース、すなわち各フ
ォトレジスト層(6)のパターン幅と第1の開口部(7
a)の開口幅をいずれも0.6μmとし、領域■では第
2の開口部(7b)の開口幅を3μmとした。
ス印加型ECR(を子サイクロトロン共鳴)プラズマエ
ツチング装置にセットし、SF。
、 N*流量30SCCM、ガス圧5 mTorr+
マイクロ波型流250mARPバイアス・パワー100
Wの条件で上記フォトレジスト層(6)をマスクとする
上記ポリサイド膜(5)のエツチングを行った。この結
果、第1図(B)に示されるように、いずれの領域1.
IIにおいても良好な異方性形状が達成されながらエツ
チングが進行した。ここで、上記領域■において過不足
なくポリサイド膜(5)が除去された時点では、上記領
域Iにおいて多結晶シリコン層(3)が残存部(3a)
として若干残っていた。上記領域Hにおけるエツチング
速度を1とすると、上記残存部(3a)の膜厚から算出
した領域Iにおけるエツチング速度は0.83となり、
従来のポリサイド膜のエツチング技術よりはかなり効果
的にマイクロローディング効果の抑制が可能であること
がわかった。
出願人が先に特願平2−10489号明細番においてポ
リサイド膜のドライエツチング用に提案したHBrとフ
ッ素系ガスとを含む混合ガスを基本としており、これに
N、が添加されてなるものである0本実施例におけるエ
ツチングの機構は、おおよそ次のように考えられる。
ルは、ラジカル半径が大きく容易に被エツチング材料(
上述の実施例ではポリサイド膜)の結晶格子内もしくは
結晶粒界内に侵入しないため、自発的なエツチング反応
を起こすことは困難であるが、イオン衝撃を伴った場合
にエツチング反応を起こすことができる。したがって、
高異方性の達成には有利なエツチング種である。一方、
フッ素系ガス(上述の実施例ではSF、)は、反応性の
高いフン素ラジカルの供給源であり、上記B「ラジカル
の低反応性をカバーして実用的なエツチング速度を確保
する役目を果たす。これらHBrとフッ素系ガスとを含
む混合ガスによれば、Brによりフォトレジスト層がス
パッタリングされて形成される炭素系ポリマーや、ポリ
サイド膜のエツチングにより生成するS i B r
X等がエツチング反応生成物として堆積し、この堆積物
が側壁保護の役目を果たして異方性エツチングが達成さ
れる。しかし、これらの堆積物は上記フッ素系ガスから
生ずるフッ素ラジカルにより一部除去されてしまうので
、エツチング面積の広い領域■において有効にエツチン
グ速度を低下させるに十分な量には堆積せず、その結果
マイクロローディング効果が顕著に現れてしまう、しか
し、本実施例ではエツチング・ガスにN!が含まれてお
り、これがたとえば上記S r B r xとさらに反
応して511N、やS i、B ryN*等の副反応生
成物を堆積させる。
ング反応生成物および副反応生成物等を含む複雑な組成
を有する堆積物(8)が被エツチング領域に堆積する。
■におけるよりもエツチング面積の広い領域■において
、絶対量はもちろんのこと、単位面積当たりでも多く形
成されるにの堆積物(8)は、両開口部(7a) 、
(7b)の側壁保護を行って形状異方性の向上に寄与す
ることはもちろんであるが、特に領域■においてはその
堆積反応とスパッタリング除去とが競合することにより
、効果的にエツチング速度を低下させる役目を果たす、
したがって、エツチング面積の広い領域におけるほどエ
ツチング速度が低下して、狭い領域におけるそれに近づ
く、その結果、ウェハ面内におけるエツチング速度の分
布が減少し、マイクロローディング効果が抑制されるも
のと考えられる。
はN2の添加量により調節可能であると予想される。こ
のことを確認するために、エツチング・ガス中にN2を
添加せず、SF6流量を30SCCM、HBr流量を2
05CCMとした他は前述と同じ条件にてポリサイド膜
のエツチングを行った。
、領域■におけるエツチング速度は0.71となり、明
らかに前述の実施例よりはマイクロローディング効果が
顕著に現れていた。これは、N2の作用による副反応生
成物が存在しないために両方の領域1.IIにおける堆
積物の量が総して少なく、領域■において選択的にエツ
チング速度を低下させるには至らなかったためである。
、本発明の趣旨を逸脱しない範囲で各種の変更が可能で
ある。
のようなポリサイド膜に限られるものではなく、たとえ
ば単結晶シリコン層、多結晶シリコン層、金属シリサイ
ド層等であっても良い。
F等を使用し、これをHBrおよびN、と混合したエツ
チング・ガスを使用しても良い。
レジスト材料とC1との反応により生成するCCらを主
体とするものとなる。
効果および冷却効果を期待する意味でアルゴン、ヘリウ
ム等の希ガスを適宜混合しても良い。
、微細なパターンをエツチングする場合にもマイクロロ
ーディング効果の影響を抑制しながら高異方性加工を行
うことができる。さらに、過度のオーバーエツチングが
不要となるため、下地の損傷も防止される。本発明は、
高集積度および高信頼性を有する半導体装置の製造等に
好適である。
イエツチング方法の一例をその工程順にしたがって説明
する概略断面図であり、第1図(A)は絶縁酸化膜、ポ
リサイド膜、フォトレジスト層の形成工程、第1図(B
)はポリサイド膜のエソチング工程をそれぞれ示すもの
である。 第2図は本発明を適用したポリサイド膜のドライエツチ
ングの機構を説明する概略断面図である。 半導体基板 絶縁酸化膜 多結晶シリコン層 残存部 高融点金属シリサイド層 ポリサイド膜 フォトレジスト層 第1の開口部 第2の開口部 堆積物
Claims (1)
- 【特許請求の範囲】 シリコン系材料層上の面積の異なる被エッチング領域
をエッチングすることにより該シリコン系材料層に所定
のパターンを形成するドライエッチング方法において、 相対的に広い面積を有する被エッチング領域において相
対的に狭い面積を有する被エッチング領域におけるより
も多い量のエッチング反応生成物および/または副反応
生成物を堆積させながらエッチングを行うことを特徴と
するドライエッチング方法。
Priority Applications (2)
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---|---|---|---|
JP2133978A JP3033128B2 (ja) | 1990-05-25 | 1990-05-25 | ドライエッチング方法 |
KR1019910008221A KR100201448B1 (ko) | 1990-05-25 | 1991-05-22 | 드라이에칭방법 |
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---|---|---|---|
JP2133978A JP3033128B2 (ja) | 1990-05-25 | 1990-05-25 | ドライエッチング方法 |
Publications (2)
Publication Number | Publication Date |
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JPH0429316A true JPH0429316A (ja) | 1992-01-31 |
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ID=15117526
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JP2133978A Expired - Lifetime JP3033128B2 (ja) | 1990-05-25 | 1990-05-25 | ドライエッチング方法 |
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Country | Link |
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KR (1) | KR100201448B1 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07201830A (ja) * | 1993-12-30 | 1995-08-04 | Nec Corp | 半導体装置の製造方法 |
-
1990
- 1990-05-25 JP JP2133978A patent/JP3033128B2/ja not_active Expired - Lifetime
-
1991
- 1991-05-22 KR KR1019910008221A patent/KR100201448B1/ko not_active IP Right Cessation
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07201830A (ja) * | 1993-12-30 | 1995-08-04 | Nec Corp | 半導体装置の製造方法 |
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Publication number | Publication date |
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KR100201448B1 (ko) | 1999-06-15 |
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