JPH04291854A - Atmスイッチ回路 - Google Patents
Atmスイッチ回路Info
- Publication number
- JPH04291854A JPH04291854A JP3056996A JP5699691A JPH04291854A JP H04291854 A JPH04291854 A JP H04291854A JP 3056996 A JP3056996 A JP 3056996A JP 5699691 A JP5699691 A JP 5699691A JP H04291854 A JPH04291854 A JP H04291854A
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- cell
- atm
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- 230000015654 memory Effects 0.000 claims abstract description 21
- 238000001514 detection method Methods 0.000 claims abstract description 13
- 230000005540 biological transmission Effects 0.000 abstract description 9
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【産業上の利用分野】本発明は、ATM技術によるAT
Mセル(固定長パケットデータ)の多重、分離、分配を
行うATMスイッチ回路に関する。近年のTDM(時分
割多重)装置では、伝送効率の向上が要求されている。 このため、TDM装置に、非同期転送モード(Asyn
chronous Transfer Mode:以下
ATMと略称する)技術を用いて伝送効率の向上を図る
方法が実現されている。
Mセル(固定長パケットデータ)の多重、分離、分配を
行うATMスイッチ回路に関する。近年のTDM(時分
割多重)装置では、伝送効率の向上が要求されている。 このため、TDM装置に、非同期転送モード(Asyn
chronous Transfer Mode:以下
ATMと略称する)技術を用いて伝送効率の向上を図る
方法が実現されている。
【0002】
【従来の技術】図5に従来のATMスイッチ回路の原理
図を示す。端末30からの有意義データのみをATMセ
ル変換部31にてATMセルに組み立てを行い、ATM
スイッチ回路32に転送する。ATMスイッチ回路32
の各メモリ部33では、図6の拡大図に示すように、事
前に設定された方路情報と、ATMセル中の方路情報と
してのATMヘッダ中のVPI(Virtual Pa
th Identifier)とを比較し、一致した場
合に、ATMセルはそのメモリ部33へ書き込まれる。 書き込み後のデータの読み出しについては、各メモリを
順番に読み出す処理が行われる。
図を示す。端末30からの有意義データのみをATMセ
ル変換部31にてATMセルに組み立てを行い、ATM
スイッチ回路32に転送する。ATMスイッチ回路32
の各メモリ部33では、図6の拡大図に示すように、事
前に設定された方路情報と、ATMセル中の方路情報と
してのATMヘッダ中のVPI(Virtual Pa
th Identifier)とを比較し、一致した場
合に、ATMセルはそのメモリ部33へ書き込まれる。 書き込み後のデータの読み出しについては、各メモリを
順番に読み出す処理が行われる。
【0003】
【発明が解決しようとする課題】上記した従来のATM
スイッチ回路において必要とされるメモリ部の個数は、
回線数×端末数となり、したがって、大規模ネットワー
クを構成する場合には、必然的にコストの上昇、回路規
模の拡大が生じ、ATMスイッチ回路を構成する際の問
題となっていた。
スイッチ回路において必要とされるメモリ部の個数は、
回線数×端末数となり、したがって、大規模ネットワー
クを構成する場合には、必然的にコストの上昇、回路規
模の拡大が生じ、ATMスイッチ回路を構成する際の問
題となっていた。
【0004】本発明は以上の事情を考慮してなされたも
ので、ATMスイッチ回路を小型化することにより、コ
ストアップを招かずかつ回路規模を削減しうるATMス
イッチ回路を提供することを目的とする。
ので、ATMスイッチ回路を小型化することにより、コ
ストアップを招かずかつ回路規模を削減しうるATMス
イッチ回路を提供することを目的とする。
【0005】
【課題を解決するための手段】図1は本発明の原理図で
ある。同図において、本発明はヘッダと情報とからなる
セルをネットワークに出力するATM交換機におけるA
TMスイッチ回路において、端末装置1からの入線2お
よび回線3とそれぞれ接続され、受信したATMセルが
書き込まれるバッファメモリ4と、各バッファメモリ4
と接続され、受信ATMセルと回線からのATMセルを
優先度の高いセルから順次多重化して出力する多重化部
5と、多重化部5の出力に接続され、受信したATMセ
ルのパス識別子と予め設定されたパス識別子とを比較し
、一致した場合に受信ATMセルを所定のバッファメモ
リへ書き込む方路検出部6と、方路検出部6の出力に複
数接続され、受信ATMセルが書き込まれる第2のバッ
ファメモリ7とから構成されるATMスイッチ回路であ
る。
ある。同図において、本発明はヘッダと情報とからなる
セルをネットワークに出力するATM交換機におけるA
TMスイッチ回路において、端末装置1からの入線2お
よび回線3とそれぞれ接続され、受信したATMセルが
書き込まれるバッファメモリ4と、各バッファメモリ4
と接続され、受信ATMセルと回線からのATMセルを
優先度の高いセルから順次多重化して出力する多重化部
5と、多重化部5の出力に接続され、受信したATMセ
ルのパス識別子と予め設定されたパス識別子とを比較し
、一致した場合に受信ATMセルを所定のバッファメモ
リへ書き込む方路検出部6と、方路検出部6の出力に複
数接続され、受信ATMセルが書き込まれる第2のバッ
ファメモリ7とから構成されるATMスイッチ回路であ
る。
【0006】すなわち本発明は、回線からの受信ATM
セルと、自局からの受信ATMセルを多重化し、方路検
出部6では、事前に設定された方路情報と多重化された
ATMセル中の方路情報(ATMヘッダ中のVPI)と
を比較し、該当するATMセルを対応するバッファメモ
リへ書き込むように構成している。この発明におけるセ
ルとは、通信される内容を示す情報に、VCI(Vir
tual Channel Identifier)が
付加されたものであり、従来の構成を同様のものである
。
セルと、自局からの受信ATMセルを多重化し、方路検
出部6では、事前に設定された方路情報と多重化された
ATMセル中の方路情報(ATMヘッダ中のVPI)と
を比較し、該当するATMセルを対応するバッファメモ
リへ書き込むように構成している。この発明におけるセ
ルとは、通信される内容を示す情報に、VCI(Vir
tual Channel Identifier)が
付加されたものであり、従来の構成を同様のものである
。
【0007】
【作用】この発明に従えば、自局からの受信ATMセル
と、回線からのATMセルを多重化することにより、方
路検出部を1個、メモリ部を回線ごとに1個の構成でA
TMスイッチを構成することができる。
と、回線からのATMセルを多重化することにより、方
路検出部を1個、メモリ部を回線ごとに1個の構成でA
TMスイッチを構成することができる。
【0008】
【実施例】以下図に示す実施例に基づいてこの発明を詳
述する。なお、これによってこの発明は限定されるもの
ではない。図2は本発明の実施例の構成図である。同図
において10a,10bは端末装置、11は端末装置1
0a,10bと接続されるATMセル変換部、12はT
DMバスを介してATMセル変換部11と接続され、入
線および出線がともに4本からなるATMスイッチ回路
12、13a,13bはTDMバスを介して接続される
回線インターフェイスである。
述する。なお、これによってこの発明は限定されるもの
ではない。図2は本発明の実施例の構成図である。同図
において10a,10bは端末装置、11は端末装置1
0a,10bと接続されるATMセル変換部、12はT
DMバスを介してATMセル変換部11と接続され、入
線および出線がともに4本からなるATMスイッチ回路
12、13a,13bはTDMバスを介して接続される
回線インターフェイスである。
【0009】ATMスイッチ回路12はさらに、各入線
が接続される先入れ・先出し形式のメモリ(以下FIF
Oと略称する)14a,14b,14c,14dと、各
FIFOから出力される送信要求信号を受けて送信許可
信号を返し、それによりFIFO14a〜14dを制御
する多重制御部15と、FIFO14a〜14dの出力
側に多重バスによって接続される方路検出部16と、方
路検出部16と接続され、出力データを記憶するFIF
O17a〜17dとから主として構成されている。
が接続される先入れ・先出し形式のメモリ(以下FIF
Oと略称する)14a,14b,14c,14dと、各
FIFOから出力される送信要求信号を受けて送信許可
信号を返し、それによりFIFO14a〜14dを制御
する多重制御部15と、FIFO14a〜14dの出力
側に多重バスによって接続される方路検出部16と、方
路検出部16と接続され、出力データを記憶するFIF
O17a〜17dとから主として構成されている。
【0010】このような構成において、実施例の動作を
図3および図4に示すタイムチャートを参照して説明す
る。図3(a)および(b)において、まず、端末10
a,10bから受信したデータより、有効データのみを
ATMセルに組み立てる。次いで予め設定されているT
DMバスのタイムスロットTSにATMセルを送信する
。
図3および図4に示すタイムチャートを参照して説明す
る。図3(a)および(b)において、まず、端末10
a,10bから受信したデータより、有効データのみを
ATMセルに組み立てる。次いで予め設定されているT
DMバスのタイムスロットTSにATMセルを送信する
。
【0011】次に、予め設定されているTDMバスのタ
イムスロットからATMセルを受信し、受信したATM
セルをFIFO14a〜14dに書き込む。そしてAT
MセルをFIFOに書き込んだ時に、多重制御部15に
対して送信要求信号を出す。
イムスロットからATMセルを受信し、受信したATM
セルをFIFO14a〜14dに書き込む。そしてAT
MセルをFIFOに書き込んだ時に、多重制御部15に
対して送信要求信号を出す。
【0012】多重制御部15では、すべてのFIFO1
4a〜14dからの送信要求の中で優先度の高いものか
ら順次1つずつ送信許可信号をFIFO14a〜14d
に戻す。FIFOは、送信許可信号を受け取った場合に
のみ、多重バスを介してATMセルを送信する。図3(
c)参照。
4a〜14dからの送信要求の中で優先度の高いものか
ら順次1つずつ送信許可信号をFIFO14a〜14d
に戻す。FIFOは、送信許可信号を受け取った場合に
のみ、多重バスを介してATMセルを送信する。図3(
c)参照。
【0013】方路検出部16では、多重バスよりATM
セルを受信し、予め設定されたVPIと、多重バスから
受信したATMセル中のVPIとを比較し、比較結果が
一致した場合、予め設定されているFIFO例えばFI
FO#1 17aにデータの書き込みを行う。図3(
d)参照。
セルを受信し、予め設定されたVPIと、多重バスから
受信したATMセル中のVPIとを比較し、比較結果が
一致した場合、予め設定されているFIFO例えばFI
FO#1 17aにデータの書き込みを行う。図3(
d)参照。
【0014】次いで、予め設定されているタイムスロッ
トにFIFOからATMセルを読み出し、送信を行う。 回線インターフェイス13a,13dでは、予め設定さ
れているタイムスロットからATMセルを受信し、回線
にデータの出力を行う。図3(e)参照。
トにFIFOからATMセルを読み出し、送信を行う。 回線インターフェイス13a,13dでは、予め設定さ
れているタイムスロットからATMセルを受信し、回線
にデータの出力を行う。図3(e)参照。
【0015】また、他の実施例として、VPI検出部の
設定により、以下の動作を行うことも可能である。 (1) 回線#1の受信ATMセルを回線#nへ転送す
る中継接続。 (2) 自局からの受信ATMセルを自局へ転送する折
り返し接続。 (3) 回線#1の受信ATMセルを、回線#1へ転送
する折り返し接続。 (4) 1:nのポイントtoマルチポイント接続。
設定により、以下の動作を行うことも可能である。 (1) 回線#1の受信ATMセルを回線#nへ転送す
る中継接続。 (2) 自局からの受信ATMセルを自局へ転送する折
り返し接続。 (3) 回線#1の受信ATMセルを、回線#1へ転送
する折り返し接続。 (4) 1:nのポイントtoマルチポイント接続。
【0016】
【発明の効果】以上説明したように、本発明によれば、
ATMスイッチ部の小型化が可能となり、TDM装置の
伝送効率を向上させることができる。
ATMスイッチ部の小型化が可能となり、TDM装置の
伝送効率を向上させることができる。
【図1】本発明の原理構成図である。
【図2】本発明の実施例構成図である。
【図3】実施例の動作を説明するタイムチャートである
。
。
【図4】実施例のタイムチャートである。
【図5】従来例のATMスイッチ回路の原理構成図であ
る。
る。
【図6】図5に示すメモリー部の拡大図である。
【符号の説明】
1 端末装置
2 入線
3 回線
4 バッファメモリ
5 多重化部
6 方路検出部
7 第2のバッファメモリ
Claims (1)
- 【請求項1】 ヘッダと情報とからなるセルをネット
ワークに出力するATM交換機におけるATMスイッチ
回路において、端末装置(1)からの入線(2)および
回線(3)とそれぞれ接続され、受信したATMセルが
書き込まれるバッファメモリ(4)と、各バッファメモ
リ(4)と接続され、受信ATMセルと回線からのAT
Mセルを優先度の高いセルから順次多重化して出力する
多重化部(5)と、多重化部の出力に接続され、受信し
たATMセルのパス識別子と予め設定されたパス識別子
とを比較し、一致した場合に受信ATMセルを所定のバ
ッファメモリへ書き込む方路検出部(6)と、方路検出
部(6)の出力に複数接続され、受信ATMセルが書き
込まれる第2のバッファメモリ(7)とから構成される
ATMスイッチ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3056996A JPH04291854A (ja) | 1991-03-20 | 1991-03-20 | Atmスイッチ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3056996A JPH04291854A (ja) | 1991-03-20 | 1991-03-20 | Atmスイッチ回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04291854A true JPH04291854A (ja) | 1992-10-15 |
Family
ID=13043103
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3056996A Withdrawn JPH04291854A (ja) | 1991-03-20 | 1991-03-20 | Atmスイッチ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04291854A (ja) |
-
1991
- 1991-03-20 JP JP3056996A patent/JPH04291854A/ja not_active Withdrawn
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |