JPH04290471A - Manufacture of semiconductor device - Google Patents
Manufacture of semiconductor deviceInfo
- Publication number
- JPH04290471A JPH04290471A JP5462591A JP5462591A JPH04290471A JP H04290471 A JPH04290471 A JP H04290471A JP 5462591 A JP5462591 A JP 5462591A JP 5462591 A JP5462591 A JP 5462591A JP H04290471 A JPH04290471 A JP H04290471A
- Authority
- JP
- Japan
- Prior art keywords
- oxide film
- film
- oxidation
- element region
- resistant film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 16
- 238000004519 manufacturing process Methods 0.000 title claims description 10
- 239000000758 substrate Substances 0.000 claims abstract description 23
- 238000000034 method Methods 0.000 claims abstract description 14
- 239000012535 impurity Substances 0.000 claims abstract description 11
- 230000003647 oxidation Effects 0.000 claims description 21
- 238000007254 oxidation reaction Methods 0.000 claims description 21
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 10
- 229910052710 silicon Inorganic materials 0.000 claims description 10
- 239000010703 silicon Substances 0.000 claims description 10
- 150000002500 ions Chemical class 0.000 claims description 7
- 230000001590 oxidative effect Effects 0.000 claims description 4
- 238000000151 deposition Methods 0.000 claims description 2
- 230000000873 masking effect Effects 0.000 claims 1
- 238000009792 diffusion process Methods 0.000 abstract description 6
- 239000010408 film Substances 0.000 description 68
- 108091006146 Channels Proteins 0.000 description 15
- 229910007277 Si3 N4 Inorganic materials 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- 239000000463 material Substances 0.000 description 5
- 241000293849 Cordylanthus Species 0.000 description 4
- 229910052681 coesite Inorganic materials 0.000 description 4
- 229910052906 cristobalite Inorganic materials 0.000 description 4
- 230000006866 deterioration Effects 0.000 description 4
- 239000000377 silicon dioxide Substances 0.000 description 4
- 235000012239 silicon dioxide Nutrition 0.000 description 4
- 229910052682 stishovite Inorganic materials 0.000 description 4
- 229910052905 tridymite Inorganic materials 0.000 description 4
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 2
- -1 boron ions Chemical class 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 240000007175 Datura inoxia Species 0.000 description 1
- 229910005091 Si3N Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Landscapes
- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
Description
【0001】0001
【産業上の利用分野】本発明は、MOS(Metel
Oxide Semiconductor )トランジ
スタ構造を有する半導体装置の製造方法に関するもので
ある。[Industrial Application Field] The present invention is directed to MOS (Metel
The present invention relates to a method of manufacturing a semiconductor device having a transistor structure (Oxide Semiconductor).
【0002】0002
【従来の技術】素子分離技術としてLOCOS(Loc
al Oxidation of Silicon)法
が広く知られている。このような素子では、LOCOS
法で形成された厚いフィールド酸化膜の下側にチャネル
ストップ層が形成されている。[Prior art] LOCOS (Loc) is an element isolation technology.
The al oxidation of silicon method is widely known. In such devices, LOCOS
A channel stop layer is formed under the thick field oxide film formed by the method.
【0003】図4は、そのLOCOS法を用いた場合の
、NMOSトランジスタ構造を形成する工程別素子断面
図である。NMOSトランジスタ構造を囲むフィールド
酸化膜2を形成する際には、p−Si基板1の活性領域
4の表面を、シリコンナイトライド(Si3 N4 )
膜3で覆っておく(同図(a)図示)。このSi3 N
4 膜3をマスクとして利用することによって、p型チ
ャネルストップ層5を形成するためのイオンの選択拡散
を可能にし、同時に、活性領域での酸化膜の形成を防止
することができる(同図(b)図示)。さらにフィール
ド酸化膜2を生成後、Si3 N4薄膜3を除去してゲ
ート電極(G)等を形成することにより、 同図(c
)に示されるNMOSトランジスタ構造を有する半導体
装置を得ることができる。FIG. 4 is a cross-sectional view of each step of forming an NMOS transistor structure using the LOCOS method. When forming the field oxide film 2 surrounding the NMOS transistor structure, the surface of the active region 4 of the p-Si substrate 1 is coated with silicon nitride (Si3 N4).
It is covered with a film 3 (as shown in FIG. 3(a)). This Si3N
4 By using the film 3 as a mask, it is possible to selectively diffuse ions for forming the p-type channel stop layer 5, and at the same time prevent the formation of an oxide film in the active region (see FIG. b) As shown). Furthermore, after forming the field oxide film 2, the Si3N4 thin film 3 is removed and the gate electrode (G) etc. are formed.
A semiconductor device having the NMOS transistor structure shown in ) can be obtained.
【0004】0004
【発明が解決しようとする課題】しかし、前述の製造方
法を用いた場合、p型チャネルストップ層5の不純物が
NMOSトランジスタの活性領域4に拡散し易く、図4
(b)に示す実効チャネル幅tが縮小して周波数特性の
劣化を招く。さらに、同図(c)に示すドレイン電極(
D)及びソース電極(S)が形成されたn+ 型拡散層
8及び9と、p−Si基板1内のp型チャネルストップ
層5との間の容量が大きくなって周波数特性の劣化と耐
圧の低下を招く。However, when the above manufacturing method is used, the impurity of the p-type channel stop layer 5 tends to diffuse into the active region 4 of the NMOS transistor, and as shown in FIG.
The effective channel width t shown in (b) is reduced, leading to deterioration of frequency characteristics. Furthermore, the drain electrode (
The capacitance between the n+ type diffusion layers 8 and 9 where the source electrode (S) and the source electrode (S) are formed and the p type channel stop layer 5 in the p-Si substrate 1 increases, resulting in deterioration of frequency characteristics and breakdown voltage. causing a decline.
【0005】また、LOCOS法により厚く形成された
フィールド酸化膜2のバーズビークが素子領域まで侵入
し、設計値通りに素子を形成できないという問題や、素
子領域とフィールド酸化膜2の境界にストレスが発生し
て結晶欠陥が発生したり、あるいはフィールド酸化膜2
と素子領域との境界部の段差で、アルミニウム(Al)
等を用いた配線に断線が生ずるという問題があった。[0005] Furthermore, the bird's beak of the field oxide film 2 formed thickly by the LOCOS method invades the device region, resulting in the problem that the device cannot be formed according to the designed value, and stress occurs at the boundary between the device region and the field oxide film 2. crystal defects may occur, or the field oxide film 2 may
Aluminum (Al)
There was a problem in that wires using wires such as wires were disconnected.
【0006】そして上記のような不都合は、フィールド
酸化膜上の配線をゲート電極とし、フィールド酸化膜を
ゲート酸化膜とする寄生MOSトランジスタの生成を防
止するとき、特に著しい欠点となる。なぜなら、寄生ト
ランジスタを防止するためにはチャネルストップ層を高
ドープにしたり、あるいはフィールド酸化膜を厚くする
ことが必要になり、このようにすると、前述のようにし
て周波数特性が劣化したり、基板表面の段差が大きくな
ったりするからである。[0006] The above-mentioned disadvantage becomes a particularly serious drawback when preventing the generation of a parasitic MOS transistor in which the wiring on the field oxide film is used as a gate electrode and the field oxide film is used as the gate oxide film. This is because, in order to prevent parasitic transistors, it is necessary to make the channel stop layer highly doped or to make the field oxide film thicker. If this is done, the frequency characteristics will deteriorate as described above, or the substrate This is because the level difference on the surface becomes large.
【0007】そこで本発明は、上記の問題点を解決した
半導体装置の製造方法を提供することを目的とする。SUMMARY OF THE INVENTION An object of the present invention is to provide a method for manufacturing a semiconductor device that solves the above problems.
【0008】[0008]
【課題を解決するための手段】本発明は、LOCOS法
を用いてMOSトランジスタ構造を形成する半導体装置
の製造方法において、シリコン基板上表面に酸化膜を形
成する第1の工程と、その全面に第1の耐酸化膜を形成
する第2の工程と、フィールド領域の第1の耐酸化膜を
、選択的に除去する第3の工程と、第1の耐酸化膜をマ
スクとして、シリコン基板に低濃度のイオンを注入する
第4の工程と、第1の耐酸化膜をマスクとしてシリコン
基板を選択酸化し、酸化膜を形成する第5の工程と、第
1の耐酸化膜を除去し、その全面に第2の耐酸化膜を堆
積する第6の工程と、素子領域とその端部の所定幅の領
域を残して他の第2の耐酸化膜を選択的に除去する第7
の工程と、第2の耐酸化膜をマスクとしてシリコン基板
にイオンと同一導電型の不純物のイオンを高濃度注入す
る第8の工程と、第2の耐酸化膜をマスクとしてシリコ
ン基板を選択酸化して厚いフィールド酸化膜を形成する
第9の工程とを備えることを特徴とする。[Means for Solving the Problems] The present invention provides a method for manufacturing a semiconductor device in which a MOS transistor structure is formed using the LOCOS method. A second step of forming a first oxidation resistant film, a third step of selectively removing the first oxidation resistant film in the field region, and a second step of forming a silicon substrate using the first oxidation resistant film as a mask. a fourth step of implanting ions at a low concentration; a fifth step of selectively oxidizing the silicon substrate using the first oxidation-resistant film as a mask to form an oxide film; and removing the first oxidation-resistant film. a sixth step of depositing a second oxidation-resistant film over the entire surface; and a seventh step of selectively removing the second oxidation-resistant film, leaving the device region and a predetermined width region at its end.
an eighth step of implanting impurity ions of the same conductivity type as the ions into the silicon substrate at a high concentration using the second oxidation-resistant film as a mask, and selectively oxidizing the silicon substrate using the second oxidation-resistant film as a mask. and a ninth step of forming a thick field oxide film.
【0009】[0009]
【作用】本発明によれば、NMOSトランジスタの素子
領域を囲む領域に薄い酸化膜が形成された後、素子領域
をオーバーサイズした領域を除くフィールド領域にフィ
ールド酸化膜が設けられる。従って、LOCOS法を用
いてフィールド酸化膜を形成する際、素子領域を覆うマ
スク直下へのバーズビークの侵入を、先に形成した薄い
所定幅の酸化膜によって遮ることができる。According to the present invention, after a thin oxide film is formed in the region surrounding the element region of an NMOS transistor, a field oxide film is provided in the field region except for the region oversized than the element region. Therefore, when forming a field oxide film using the LOCOS method, the previously formed thin oxide film of a predetermined width can block the bird's beak from entering directly under the mask covering the element region.
【0010】また、前述の薄い所定幅の酸化膜の直下に
は低濃度の不純物層を設けるため、フィールド酸化膜直
下のチャネルストップ層が、直接素子領域に到達して接
することがない。Further, since a low concentration impurity layer is provided directly under the above-mentioned thin oxide film having a predetermined width, the channel stop layer directly under the field oxide film does not directly reach and contact the element region.
【0011】[0011]
【実施例】以下、図1及び図2を参照し、NMOSトラ
ンジスタ構造を例にとって本発明の内容を説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS The content of the present invention will be described below with reference to FIGS. 1 and 2, taking an NMOS transistor structure as an example.
【0012】まず、p−Si基板1を用意し、その上面
にSiO2 膜2を形成する。次に、CVD法を用いて
耐酸化膜である第1のSi3 N4 膜31をSiO2
膜2上に堆積させ、その上面にレジスト材4aをスピ
ンコートする(図1(a)図示)。First, a p-Si substrate 1 is prepared, and a SiO2 film 2 is formed on its upper surface. Next, using the CVD method, the first Si3 N4 film 31, which is an oxidation-resistant film, is made of SiO2
A resist material 4a is deposited on the film 2, and a resist material 4a is spin-coated on the upper surface thereof (as shown in FIG. 1(a)).
【0013】次に、フォトリソグラフィによってレジス
ト材4aをパターンニングし、第1のレジストマスク4
1を形成する。このとき、p−Si基板1に形成される
NMOSトランジスタの素子領域を囲むフィールド酸化
膜形成領域に開口を有するようにパターンを形成する。
この第1のレジストマスク41を介して第1のSi3
N4 膜31をエッチングし、SiO2 膜2を選択的
に露出させる。その後、上方よりボロンのイオンを低濃
度注入し、p−Si基板1に不純物濃度の低い層51を
形成する(同図(b) 図示)。Next, the resist material 4a is patterned by photolithography to form a first resist mask 4.
form 1. At this time, a pattern is formed so as to have an opening in the field oxide film formation region surrounding the element region of the NMOS transistor formed on the p-Si substrate 1. Through this first resist mask 41, the first Si3
The N4 film 31 is etched to selectively expose the SiO2 film 2. Thereafter, boron ions are implanted from above at a low concentration to form a layer 51 with a low impurity concentration on the p-Si substrate 1 (as shown in FIG. 2B).
【0014】この後、第1のレジストマスク41をアッ
シング等により除去し、第1の Si3 N4 膜3
1を残したまま表面をフィールド酸化する。これにより
、SiO2 膜2の露出している部分の基板のみが酸化
され、薄い酸化膜21となる(同図(c)図示)。After that, the first resist mask 41 is removed by ashing or the like, and the first Si3 N4 film 3 is removed.
Field oxidize the surface with 1 remaining. As a result, only the exposed portion of the SiO2 film 2 on the substrate is oxidized, resulting in a thin oxide film 21 (as shown in FIG. 3(c)).
【0015】次に、第1のSi3 N4 膜31を除去
し、その表面に新たに第2のSi3 N4 膜32を形
成する。
その後、第2のSi3 N4 膜32上に、レジスト材
4bをスピンコートする(図2(a)図示)。Next, the first Si3 N4 film 31 is removed, and a second Si3 N4 film 32 is newly formed on its surface. Thereafter, a resist material 4b is spin-coated on the second Si3 N4 film 32 (as shown in FIG. 2(a)).
【0016】次に、フォトリソグラフィによりレジスト
材4bをパターンニングし、第2のレジストマスク42
を形成する。このとき、p−Si基板1における素子形
成領域、及びそれを囲む薄い酸化膜21の端部の所定幅
の領域以外に開口を有するように第2のレジストマスク
42を形成する。この第2のレジストマスク42を介し
、第2のSi3 N4 膜32をエッチングし、薄い酸
化膜21を選択的に露出させる。その後、上方よりボロ
ンのイオンを高濃度注入し、p−Si基板1にp+ 型
チャネルストップ層52を形成する (同図(b)
図示)。Next, the resist material 4b is patterned by photolithography, and a second resist mask 42 is formed.
form. At this time, a second resist mask 42 is formed so as to have an opening in a region other than the element formation region of the p-Si substrate 1 and a predetermined width region at the end of the thin oxide film 21 surrounding it. The second Si3 N4 film 32 is etched through this second resist mask 42 to selectively expose the thin oxide film 21. Thereafter, boron ions are implanted from above at a high concentration to form a p+ type channel stop layer 52 on the p-Si substrate 1 (FIG. 1(b)).
(Illustrated).
【0017】次に、第2のレジストマスク42を除去し
、第2のSi3 N4 膜32を残したまま表面をフィ
ールド酸化する。これにより、薄い酸化膜21の露出し
ている部分の基板のみが酸化され、厚いフィールド酸化
膜22となる (図2(c) 図示)。Next, the second resist mask 42 is removed, and the surface is field oxidized with the second Si3 N4 film 32 remaining. As a result, only the exposed portion of the thin oxide film 21 of the substrate is oxidized, resulting in a thick field oxide film 22 (as shown in FIG. 2(c)).
【0018】この後、第2のSi3 N4 膜32を除
去して、ゲート電極(G)、ソース電極(S)及びドレ
イン電極(D)を形成することにより、目的とする半導
体装置を得ることができる。After that, the second Si3N4 film 32 is removed and a gate electrode (G), a source electrode (S), and a drain electrode (D) are formed to obtain the intended semiconductor device. can.
【0019】上述の製造方法によれば、NMOSトラン
ジスタの素子領域を囲む領域には薄い酸化膜21があら
かじめ形成され、この酸化膜21より狭い領域でフィー
ルド酸化がされる。このため、LOCOS法を用いて厚
いフィールド酸化膜22を形成する際、素子領域を覆う
マスク直下へのバーズビークの侵入を所定幅の酸化膜2
1によって防ぐことができる。また、素子形成面とフィ
ールド酸化膜22との間の領域の段差を緩和することが
できる。According to the above manufacturing method, a thin oxide film 21 is formed in advance in a region surrounding the element region of the NMOS transistor, and field oxidation is performed in a region narrower than this oxide film 21. For this reason, when forming a thick field oxide film 22 using the LOCOS method, the oxide film 22 of a predetermined width prevents the bird's beak from entering directly under the mask covering the element region.
1 can be prevented. Furthermore, the difference in level between the element forming surface and the field oxide film 22 can be reduced.
【0020】図3は、上述の製造工程を経て得られた半
導体装置を示す図であり、同図(a)はその上面図、同
図(b)はB1 −B2 断面図、同図(c)は、C1
−C2断面図である。p−Si基板1の素子領域とフィ
ールド酸化膜の形成領域であるフィールド領域との境界
領域には、薄い所定幅の酸化膜21が設けられている。
また、このフィールド酸化膜22の直下にはp+ 型チ
ャネルストップ層52が設けられており、所定幅の酸化
膜21の直下には低濃度の不純物層51が形成されてい
る。FIG. 3 is a diagram showing a semiconductor device obtained through the above-described manufacturing process. FIG. 3(a) is a top view, FIG. 3(b) is a cross-sectional view along B1-B2, and FIG. ) is C1
-C2 sectional view. A thin oxide film 21 having a predetermined width is provided in the boundary region between the element region of the p-Si substrate 1 and the field region where the field oxide film is formed. Further, a p+ type channel stop layer 52 is provided directly below this field oxide film 22, and a low concentration impurity layer 51 is formed directly below the oxide film 21 having a predetermined width.
【0021】従って、p+ 型チャネルストップ層52
は、素子領域のn+ 型拡散層8、9まで直接到達して
接触するおそれがないので、耐圧が低下することがない
。
また、同図(b)に示すようにp+ 型チャネルストッ
プ層52によって実効チャネル幅tが狭められることが
ない。また、所定幅の酸化膜21が設けられているため
、素子領域とフィールド領域の間の段差を緩和し、スト
レスの発生を防止できる。Therefore, the p+ type channel stop layer 52
Since there is no risk of directly reaching and contacting the n+ type diffusion layers 8 and 9 in the element region, the withstand voltage will not decrease. Further, as shown in FIG. 2B, the effective channel width t is not narrowed by the p+ type channel stop layer 52. Further, since the oxide film 21 with a predetermined width is provided, the difference in level between the element region and the field region can be alleviated, and stress can be prevented from occurring.
【0022】なお、本実施例ではNMOSトランジスタ
構造を有する半導体装置の製造方法について述べたが、
PMOSトランジスタ構造等、他の構造を有する半導体
装置についても適用することが十分可能である。[0022] In this embodiment, a method for manufacturing a semiconductor device having an NMOS transistor structure has been described.
It is fully possible to apply the present invention to semiconductor devices having other structures such as a PMOS transistor structure.
【0023】[0023]
【発明の効果】以上説明した通り本発明によれば、薄い
所定幅の酸化膜を形成することによってフィールド酸化
膜のバーズビークの素子領域への侵入を防止することが
できるため、設計値通りに素子を形成することができる
。さらに、素子領域とその素子領域を囲むフィールド酸
化膜との間の段差が緩和されるため、基板内にストレス
が発生しにくくなって結晶欠陥の発生を防止でき、段差
部分の配線が断線するおそれもない。As explained above, according to the present invention, by forming a thin oxide film with a predetermined width, it is possible to prevent the bird's beak of the field oxide film from entering the device region. can be formed. Furthermore, since the difference in level between the element region and the field oxide film surrounding the element area is alleviated, stress is less likely to occur in the substrate, preventing the occurrence of crystal defects, which may lead to disconnection of wiring at the step part. Nor.
【0024】また、素子領域拡散層とそれを囲むチャネ
ルストップ層との間に、そのチャネルストップ層と同一
型の不純物を低濃度含む層を形成するため、素子領域拡
散層とそれを囲むチャネルストップ層との接合部分での
耐圧の劣化を防止することができる。さらに、実効チャ
ネル幅は縮小することがなく、素子領域拡散層とチャネ
ルストップ層との間の容量は小さくなり、MOSトラン
ジスタの周波数特性の劣化を防ぐことができる。Furthermore, in order to form a layer containing a low concentration of impurities of the same type as the channel stop layer between the element region diffusion layer and the channel stop layer surrounding it, the element region diffusion layer and the channel stop layer surrounding it are formed. It is possible to prevent deterioration of the withstand voltage at the junction with the layer. Furthermore, the effective channel width is not reduced, the capacitance between the element region diffusion layer and the channel stop layer is reduced, and deterioration of the frequency characteristics of the MOS transistor can be prevented.
【図1】本発明の実施例に係る半導体装置の工程別素子
断面図である。FIG. 1 is a cross-sectional view of each step of a semiconductor device according to an embodiment of the present invention.
【図2】本発明の実施例に係る半導体装置の工程別素子
断面図である。FIG. 2 is a cross-sectional view of each step of a semiconductor device according to an embodiment of the present invention.
【図3】本発明に係る工程を経て製造された半導体装置
の断面概略図である。FIG. 3 is a schematic cross-sectional view of a semiconductor device manufactured through a process according to the present invention.
【図4】従来の製造方法による半導体装置の工程別素子
断面図である。FIG. 4 is a cross-sectional view of each step of a semiconductor device according to a conventional manufacturing method.
1…p−Si基板 21…薄い酸化膜 22…フィールド酸化膜 31…第1のSi3 N4 膜 32…第2のSi3 N4 膜 41…第1のレジストマスク 42…第2のレジストマスク 51…低濃度の不純物層層 52…p+ 型チャネルストップ層 8…ドレイン領域 9…ソース領域 10…ゲート酸化膜 1...p-Si substrate 21...Thin oxide film 22...Field oxide film 31...First Si3N4 film 32...Second Si3N4 film 41...First resist mask 42...Second resist mask 51...Low concentration impurity layer 52...p+ type channel stop layer 8...Drain region 9...Source area 10...Gate oxide film
Claims (1)
スタ構造を形成する半導体装置の製造方法において、シ
リコン基板上の表面に酸化膜を形成する第1の工程と、
全面に第1の耐酸化膜を形成する第2の工程と、前記フ
ィールド領域の前記第1の耐酸化膜を、選択的に除去す
る第3の工程と、前記第1の耐酸化膜をマスクとして、
前記シリコン基板に低濃度のイオンを注入する第4の工
程と、前記第1の耐酸化膜をマスクとして、前記シリコ
ン基板を選択酸化し、酸化膜を形成する第5の工程と、
前記第1の耐酸化膜を除去し、その全面に第2の耐酸化
膜を堆積する第6の工程と、前記素子領域とその端部の
所定幅の領域を残して他の前記第2の耐酸化膜を選択的
に除去する第7の工程と、前記第2の耐酸化膜をマスク
として前記シリコン基板に前記イオンと同一導電型の不
純物のイオンを高濃度注入する第8の工程と、前記第2
の耐酸化膜をマスクとして前記シリコン基板を選択酸化
して厚いフィールド酸化膜を形成する第9の工程とを備
えることを特徴とする半導体装置の製造方法。1. A method for manufacturing a semiconductor device in which a MOS transistor structure is formed using a LOCOS method, comprising: a first step of forming an oxide film on a surface of a silicon substrate;
a second step of forming a first oxidation resistant film on the entire surface; a third step of selectively removing the first oxidation resistant film in the field region; and a masking of the first oxidation resistant film. As,
a fourth step of implanting low concentration ions into the silicon substrate; a fifth step of selectively oxidizing the silicon substrate using the first oxidation-resistant film as a mask to form an oxide film;
a sixth step of removing the first oxidation resistant film and depositing a second oxidation resistant film on the entire surface; a seventh step of selectively removing the oxidation-resistant film; an eighth step of implanting impurity ions of the same conductivity type as the ions into the silicon substrate at a high concentration using the second oxidation-resistant film as a mask; Said second
a ninth step of selectively oxidizing the silicon substrate using the oxidation-resistant film as a mask to form a thick field oxide film.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5462591A JPH04290471A (en) | 1991-03-19 | 1991-03-19 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5462591A JPH04290471A (en) | 1991-03-19 | 1991-03-19 | Manufacture of semiconductor device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04290471A true JPH04290471A (en) | 1992-10-15 |
Family
ID=12975929
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5462591A Pending JPH04290471A (en) | 1991-03-19 | 1991-03-19 | Manufacture of semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04290471A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5498894A (en) * | 1993-10-08 | 1996-03-12 | Nec Corporation | Semiconductor device |
US5543647A (en) * | 1993-11-16 | 1996-08-06 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having a plurality of impurity layers |
-
1991
- 1991-03-19 JP JP5462591A patent/JPH04290471A/en active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5498894A (en) * | 1993-10-08 | 1996-03-12 | Nec Corporation | Semiconductor device |
US5543647A (en) * | 1993-11-16 | 1996-08-06 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having a plurality of impurity layers |
US5688701A (en) * | 1993-11-16 | 1997-11-18 | Mitsubishi Denki Kabushiki Kaisha | Method of making semiconductor device having a plurality of impurity layers |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5606191A (en) | Semiconductor device with lightly doped drain regions | |
JPH0348459A (en) | Semiconductor device and manufacture thereof | |
JPS63293850A (en) | Manufacture of semiconductor device | |
US8044487B2 (en) | Semiconductor device and method of manufacturing the same | |
JPH04290471A (en) | Manufacture of semiconductor device | |
US5474944A (en) | Process for manufacturing integrated circuit with power field effect transistors | |
JPH0661481A (en) | Mos-type-semiconductor device | |
JPS6251216A (en) | Manufacture of semiconductor device | |
JPS59231864A (en) | Semiconductor device | |
JP3071615B2 (en) | Semiconductor device and manufacturing method thereof | |
JPH08330578A (en) | High breakdown voltage field-effect transistor and its manufacture | |
JPH04290470A (en) | Semiconductor device | |
JPS59224141A (en) | Manufacture of semiconductor device | |
US20050161767A1 (en) | Semiconductor device and manufacturing method thereof | |
JPH05129335A (en) | Manufacture of vertical-type transistor | |
JPH04290472A (en) | Manufacture of semiconductor device | |
JPS63241965A (en) | Insulated-gate field-effect transistor and manufacture thereof | |
JPH03101252A (en) | Isolation | |
JPH03259564A (en) | Manufacture of semiconductor device | |
JPH01137645A (en) | Manufacture of semiconductor device | |
KR930001290B1 (en) | Mos transistor with high junction voltage and its manufacturing method | |
JPS63144543A (en) | Formation of semiconductor interelement isolation region | |
JPH06196553A (en) | Semiconductor device | |
JPH0766400A (en) | Semiconductor and its manufacture | |
JPH0637306A (en) | Semiconductor device |