JPH04287364A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、トランジスタ及びキャ
パシタにより構成される半導体装置にあって特に、キャ
パシタの有効静電容量を倍増させることができ、高集積
化が可能な半導体装置とその製造方法に関するものであ
る。

【０００２】

【従来の技術】従来、半導体装置のうち、例えばＤＲＡ
Ｍは４Ｍ　ＤＲＡＭ　が量産されており、さらに最近で
は、１６Ｍ　ＤＲＡＭについての研究が活発に進行しつ
つある。すなわち、ＤＲＡＭにあっては、４Ｍ　ＤＲＡ
Ｍ　に代表されるサブミクロン時代が開かれ、ディバイ
ス構造も従来の比例縮小的な微細化にとどまらず、３次
元的なディバイス構造が積極的に取り入れられている。 このように高集積化が図られているＤＲＡＭは、メモリ
セルを構成するキャパシタの構造によって、トレンチ形
とスタック形とに分類されている。トレンチ形は、半導
体基板に形成された溝内にキャパシタを形成する方式の
ものであり、一方スタック形は、半導体基板の表面に導
体層を３次元的に積層させキャパシタを形成する方式の
ものである。トレンチ形は、スタック形に比べて表面が
平坦なので、製造する過程のリソグラフィーにおいて有
利となるが、トレンチ相互間の漏れ電流の発生やいわゆ
るパンチスルー現象の発生、さらにいわゆるα線障害を
起こし易い等の問題点を有する。

【０００３】これに対してスタック形は、基板上に積層
して形成されるので、製造工程がトレンチ形に比べて簡
単であり、又上述したトレンチ形の有する短所がないと
いう利点があるのでトレンチ形に比べて有利である。ス
タック形は、限定されたセル領域内で有効静電容量を確
保する必要性からキャパシタの面積をできるだけ大きく
するために、図１４に示すような構造をとっていた。す
なわち、図１４において、１はＰ型不純物がドーピング
された半導体基板であり、２はＰ型不純物をイオン注入
して形成されたＰ型ウェルである。５はＬＯＣＯＳ法に
より熱酸化して成長させたフィールド酸化膜で、６はこ
のフィールド酸化膜５の下に形成されたＰ＋　チャネル
ストップイオン層である。９ａ，９ｂはＮ＋　イオン層
であり、９ａはソース電極に、９ｂはドレイン電極にな
る。 また８は、ワードライン導体であり、１０は、このワー
ドライン導体８を覆うように形成された層間絶縁膜であ
る。１３，１６は共に電極であり、１５は、電極１３の
上面及び側面を覆う絶縁膜である。そして、電極１３，
１６と絶縁膜１５とでキャパシタを形成している。１８
は、素子の表面を平坦にする表面安定化層であり、１９
は、この表面安定化層１８に形成したコンタクトホール
である。２０は、表面安定化層１８上とコンタクトホー
ル１９とに形成されたビットラインであり、２１は、素
子全面を被覆形成したパッシベーション膜である。この
ように従来のスタック型は、キャパシタを構成する一方
の電極１３の上面及び側面を薄膜の絶縁膜１５で覆い、
その上に他方の電極１６を形成した構造が一般的であっ
た。

【０００４】

【発明が解決しようとする課題】ところが、このような
従来のスタック形ＤＲＡＭにおいて、さらなる高集積化
を図ろうとすると、具体的には１６Ｍ　ビット級以上の
ＤＲＡＭを製造しようとすると、セル領域を縮小せざる
を得なくなり、このように狭小面積のセル領域において
、従来と同程度の安定した動作を行なわせるのに必要な
キャパシタの有効静電容量を得ることが困難であった。

【０００５】例えば、狭小面積のセル領域において、従
来と同程度の安定した動作を行なわせるのに必要なキャ
パシタの有効静電容量を得るには、夫々の電極の有効面
積を増加させるように夫々の電極をデバイスの高さ方向
（図１４において上方向）に伸延させることが考えられ
る。しかし、このようにするとデバイス全体が高さ方向
に大型化してしまい、しかもこのように電極を高さ方向
に伸延させるには、従来の製造工程と大きく異なる煩雑
な製造工程が必要となり生産性が低下する虞れがある。

【０００６】本発明は、このような従来の問題点を解消
するために成されたものであり、従来のデバイスの高さ
と同程度でありながら高集積化が可能な半導体装置及び
その製造方法を提供することを目的とする。

【０００７】

【課題を解決するための手段】上記目的を達成するため
の本発明は、トランジスタと、キャパシタとから構成さ
れる半導体装置であって、前記キャパシタは、第１導電
体の周囲に絶縁体を介して第２導電体が配置されている
ことを特徴とする。

【０００８】さらに、表面に予め前記トランジスタが形
成された半導体基板の全表面に絶縁体を沈積させる第１
工程と、当該絶縁体を蝕刻して前記トランジスタのソー
ス電極面を露出させる第２工程と、当該第２工程により
露出したソース電極面並びに絶縁体の表面に前記第２導
電体を沈積させる第３工程と、当該第２導電体がソース
電極面に接続した状態で所定面積だけ残留するように当
該第２導電体を触刻する第４工程と、当該第４工程によ
り露出した絶縁体及び第２導電体の表面に再度絶縁体を
沈積させる第５工程と、当該第５工程により沈積した絶
縁体の表面に前記第１導電体を沈積させる第６工程と、
当該第６工程により沈積された第１導電体のうち前記第
４工程により形成された第２導電体の端部及び絶縁体の
表面の第１導電体を触刻により除去する第７工程と、当
該第７工程により露出した第１導電体、第２導電体の端
部並びに絶縁体の表面に絶縁体を沈積させる第８工程と
、当該第８工程により沈積した絶縁体のうち第１導電体
の表面に付着した絶縁体以外の絶縁体を触刻により除去
する第９工程と、当該第９工程により露出した絶縁体お
よび第２導電体の端部の表面に再度前記第２導電体を沈
積させる第１０工程と、当該第１０工程により沈積した
第２導電体のうち前記第４工程により形成された第２導
電体の端部並びに第１導電体を覆う絶縁体の表面に付着
した第２導電体以外の第２導電体を触刻により除去して
前記キャパシタを完成する第１１工程とを備えたことを
特徴とするものである。

【０００９】

【作用】以上のような構成とすることによって、本発明
の半導体装置にあっては、第１導電体と第２導電体とに
より構成されるキャパシタの有効静電容量を従来のキャ
パシタの有効静電容量より大きくすることができるので
、キャパシタの有効静電容量を決定する夫々の導電体の
有効面積を従来の大きさより小さくすることができ、高
集積化を行なうことができるようになる。又、本発明の
半導体装置の製造方法は、複雑な製造工程がなく、容易
に上記のような高集積化が行なえる。

【００１０】

【実施例】以下に本発明の半導体装置とその製造方法を
添付図面に基づいて詳細に説明する。図１は、本発明の
半導体装置の一部断面図であり、図２〜図１３は、図１
に示す本発明の半導体装置の製造方法の説明図である。 又、従来の半導体装置を構成する部材と同一部材には、
同一符号を付してその説明は省略する。

【００１１】図１に示すように、本発明の半導体装置で
は、キャパシタの一方の電極となる第１導電体としての
多結晶シリコン３０の周囲に絶縁体としての絶縁膜１５
，３２を介して他方の電極となる第２導電体としての多
結晶シリコン１３，３１を配置してキャパシタを構成し
ている。つまり、一方の電極を覆うように他方の電極を
配置させることによってキャパシタの有効面積を増加さ
せており、図示する多結晶シリコン１３が従来のものと
同一形状とすれば、従来のキャパシタの有効面積の２倍
以上の有効面積が得られるようになっている。これによ
り、例えば４Ｍ　ＤＲＡＭ　の設計率を比例縮小させて
そのまま適用することによって１６Ｍ　ＤＲＡＭを容易
に実現できる。 このような本発明の半導体装置は、図２〜図１３に示す
製造工程を経て製造される。

【００１２】まず、図２に示すように、硼素のようなＰ
形不純物で微量ドーピングされた半導体基板１に、Ｐ形
不純物をイオン注入してＰ形ウェル２を形成する。さら
に、いわゆる写真蝕刻によりアクティブ領域３を設定し
、素子分離領域４に再びＰ形不純物をイオン注入した後
、例えばＬＯＣＯＳ　法により熱酸化してフィールド酸
化膜５を成長させる。これにより、フィールド酸化膜５
の下にはＰ＋　チャンネルストップイオン層６が形成さ
れることになる。そして、アクティブ領域３には、薄膜
のゲート酸化膜７を形成した後、燐のようなＮ形不純物
でドーピングされた図示省略する多結晶シリコンを全表
面に沈積させる。次に、写真蝕刻によりその多結晶シリ
コンを蝕刻して縦方向（図中前後方向）にワードライン
導体８を形成する。このワードライン導体８は、アクテ
ィブ領域３ではゲート電極に接続され、フィールド酸化
膜５上ではゲート電極を連結する導体となる。

【００１３】さらに、全表面を覆うように燐のようなＮ
＋　形不純物をイオン注入し、アクティブ領域３でゲー
ト電極にセルフアラインされたＮ＋　イオン層を形成す
る。 つまり、フィールド酸化膜５とゲート酸化膜７を介して
ゲート電極に接続するワードライン導体８との間のＮ＋
　イオン層９ａは、ソース電極になり、アクティブ領域
３のワードライン導体８間のＮ＋　イオン層９ｂは、ド
レイン電極になる。次に、このようにＰ形ウェル２の表
面にＮＭＯＳトランジスタが形成された構造物の全表面
に絶縁体としての層間絶縁膜１０、例えばＨＴＯ　膜を
沈積させる（第１工程）。

【００１４】そして、図３に示すようにその層間絶縁膜
１０で覆われた構造物の全表面をレジスト１１で覆い、
写真蝕刻によりソース電極となったＮ＋　イオン層９ａ
を露出させる（第２工程）。 次に、図４に示すように、露出させたＮ＋　イオン層９
ａと層間絶縁膜１０との全表面に例えばＬＰＣＶＤ　方
法で多結晶シリコン１３を沈積させる（第３工程）。 さらに、図５に示すように、その多結晶シリコン１３を
ソース電極に接続した状態で所定面積だけ残留させるよ
うに、その所定面積分の多結晶シリコン１３の表面をレ
ジスト１４で覆い、その他を写真蝕刻により除去する。 これにより、キャパシタの他方の電極となる多結晶シリ
コン層１３が形成されることになる（第４工程）。 次に、図６に示すように、上記のように形成された多結
晶シリコン１３及び層間絶縁膜１０の全表面に薄膜の絶
縁膜１５を沈積させる。この絶縁膜１５は、熱酸化膜及
び窒化膜の積層膜、例えばＯＮＯ　（Ｏｘｉｄｅ　ｓｉ
ｌｉｃｏｎ、Ｎｉｔｒｉｄｅ　ｓｉｌｉｃｏｎ　、Ｏｘ
ｉｄｅ　ｓｉｌｉｃｏｎ　）膜からなり、キャパシター
の誘電体膜になる（第５工程）。 そして、図７に示すように、上記絶縁膜１５の全表面に
例えばＬＰＣＶＤ　方法でＮ＋　ドーピングされた多結
晶シリコン３０を沈積させる。この多結晶シリコン３０
は、キャパシターの前記一方の電極になる（第６工程）
。

【００１５】その後に図８に示すように、全表面に沈積
された多結晶シリコン３０のうち、多結晶シリコン１３
の端部から所定幅内側の多結晶シリコン３０の表面をレ
ジスト３３で覆い、多結晶シリコン１３の端部並びに層
間絶縁膜１０の表面の多結晶シリコン３０を写真触刻に
より除去する（第７工程）。 さらに、図９に示すように、これにより露出した多結晶
シリコン３０、多結晶シリコン１３の端部並びに層間絶
縁膜１０の表面に、前記絶縁膜１５と同様の絶縁膜３２
を沈積させる（第８工程）。 次に、図１０に示すように、これにより沈積した絶縁膜
３２のうち、多結晶シリコン３０の表面に付着した絶縁
膜３２の表面をレジスト３４で覆い、多結晶シリコン３
０の表面に付着した絶縁膜３２以外の絶縁膜３２を写真
触刻により除去する（第９工程）。 そして、図１１に示すように、全表面に多結晶シリコン
１３と同様の多結晶シリコン３１を沈積させる。つまり
、絶縁膜３２及び多結晶シリコン１３の端部の表面に多
結晶シリコン３１を沈積させる（第１０工程）。 次に、図１２に示すように、この沈積した多結晶シリコ
ン３１のうち多結晶シリコン１３及び絶縁膜３２の表面
に付着した多結晶シリコン３１の表面をレジスト３５で
覆い、これ以外の多結晶シリコン層３１を写真触刻によ
り除去する。つまり、多結晶シリコン１３並びに絶縁膜
３２の表面に付着した多結晶シリコン３１以外の多結晶
シリコン３１を触刻により除去する（第１１工程）。 これにより、前述したように一方の電極を覆うように他
方の電極が配置されたキャパシタが完成される。

【００１６】この後は図１３に示すように、表面安定化
層１８を沈積して表面を平坦化し、写真蝕刻によりビッ
トラインコンタクトホール１９をＮ＋　イオン層９ｂ表
面上に形成した後、通常の金属配線工程によりビットラ
イン２０を形成してからペッシベーション膜２１を被覆
してチップを完成することになる。

【００１７】このように、本発明の半導体装置にあって
は、キャパシタの一方の電極となる多結晶シリコン３０
の周囲に絶縁膜１５，３２を介して他方の電極となる多
結晶シリコン層１３，３０を配置してキャパシタを構成
したので、キャパシタの有効面積を増加させることがで
きる。よって、多結晶シリコン層１３が従来のものと同
一形状とすれば、従来のキャパシタの有効面積の２倍以
上の有効面積が得られることになる。

【００１８】このように、キャパシタの有効面積を従来
より小さくして高集積化を行なうことができるので、例
えば４Ｍ　ＤＲＡＭ　の設計率を比例縮小させてそのま
ま適用することによって１６Ｍ　ＤＲＡＭを製造するこ
とも容易に実現できるようになる。又、前述したように
本発明の半導体装置の製造方法は、製造工程が従来の製
造工程に対して、必要以上に増加したり複雑な工程なく
上記のような高集積化が行なえるので、生産性及び経済
性が良好に高集積半導体装置を製造することができる。

【００１９】尚、本実施例では、本発明の半導体装置の
特徴となる基本的な構造及びその製造方法に限って図示
説明してあり、それらに影響しない構造及び製造工程は
省略してある。

【００２０】

【発明の効果】以上の説明により明らかなように本発明
によれば、キャパシタの第１導電体の周囲に絶縁体を介
して第２導電体を配置してキャパシタを構成したので、
キャパシタの有効面積を増加させることができる。

【００２１】したがって、キャパシタの有効面積を従来
より小さくすることができ、例えば４Ｍ　ＤＲＡＭ　の
設計率を比例縮小させてそのまま適用することによって
１６Ｍ　ＤＲＡＭを製造することも容易に実現できるよ
うになる。

【００２２】又、本発明の半導体の製造方法は、製造工
程が従来の製造工程に対して必要以上に増加したり複雑
な工程なく上記のような高集積化が行なえるので、生産
性及び経済性が良好に高集積半導体装置を製造すること
ができる。

【図面の簡単な説明】

【図１】図１は、本発明の半導体装置の一部断面図であ
る。

【図２】図２は、図１に示した半導体装置のの製造工程
を示す図である。

【図３】図３は、図１に示した半導体装置のの製造工程
を示す図である。

【図４】図４は、図１に示した半導体装置のの製造工程
を示す図である。

【図５】図５は、図１に示した半導体装置のの製造工程
を示す図である。

【図６】図６は、図１に示した半導体装置のの製造工程
を示す図である。

【図７】図７は、図１に示した半導体装置のの製造工程
を示す図である。

【図８】図８は、図１に示した半導体装置のの製造工程
を示す図である。

【図９】図９は、図１に示した半導体装置のの製造工程
を示す図である。

【図１０】図１０は、図１に示した半導体装置のの製造
工程を示す図である。

【図１１】図１１は、図１に示した半導体装置のの製造
工程を示す図である。

【図１２】図１２は、図１に示した半導体装置のの製造
工程を示す図である。

【図１３】図１３は、図１に示した半導体装置のの製造
工程を示す図である。

【図１４】図１４は、従来の半導体装置の説明図である
。

【符号の説明】

１…半導体基板、 ２…Ｐ形ウェル、 ３…アクティブ領域、 ４…素子分離領域、 ５…フィールド酸化膜、 ６…チャンネルストッパ、 ７…ゲート酸化膜、 ８…ワードライン導体、 ９ａ…ソース電極、 ９ｂ…ドレイン電極、 １０…層間絶縁膜、 １１，１４，３３，３４，３５…レジスト、１２…コン
タクトホール、 １３，３０，３１…多結晶シリコン、 １５，３２　…絶縁膜、 １８…表面安定化膜、 １９…ビットラインコンタクトホール、２０…ビットラ
イン、 ２１…ペッシベーション膜。

Claims (2)

【特許請求の範囲】
1. 【請求項１】トランジスタと、キャパシタとから構成さ
   れる半導体装置であって、前記キャパシタは、第１導電
   体の周囲に絶縁体を介して第２導電体が配置されている
   ことを特徴とする半導体装置。
2. 【請求項２】請求項１記載の半導体装置の製造方法であ
   って、表面に予め前記トランジスタが形成された半導体
   基板の全表面に絶縁体を沈積させる第１工程と、当該絶
   縁体を蝕刻して前記トランジスタのソース電極面を露出
   させる第２工程と、当該第２工程により露出したソース
   電極面並びに絶縁体の表面に前記第２導電体を沈積させ
   る第３工程と、当該第２導電体がソース電極面に接続し
   た状態で所定面積だけ残留するように当該第２導電体を
   触刻する第４工程と、当該第４工程により露出した絶縁
   体及び第２導電体の表面に再度絶縁体を沈積させる第５
   工程と、当該第５工程により沈積した絶縁体の表面に前
   記第１導電体を沈積させる第６工程と、当該第６工程に
   より沈積された第１導電体のうち前記第４工程により形
   成された第２導電体の端部及び絶縁体の表面の第１導電
   体を触刻により除去する第７工程と、当該第７工程によ
   り露出した第１導電体、第２導電体の端部並びに絶縁体
   の表面に絶縁体を沈積させる第８工程と、当該第８工程
   により沈積した絶縁体のうち第１導電体の表面に付着し
   た絶縁体以外の絶縁体を触刻により除去する第９工程と
   、当該第９工程により露出した絶縁体及び第２導電体の
   端部の表面に再度前記第２導電体を沈積させる第１０工
   程と、当該第１０工程により沈積した第２導電体のうち
   前記第４工程により形成された第２導電体の端部並びに
   第１導電体を覆う絶縁体の表面に付着した第２導電体以
   外の第２導電体を触刻により除去して前記キャパシタを
   完成する第１１工程とを備えたことを特徴とする半導体
   装置の製造方法。