JPH04282866A - 半導体メモリセル - Google Patents
半導体メモリセルInfo
- Publication number
- JPH04282866A JPH04282866A JP3045026A JP4502691A JPH04282866A JP H04282866 A JPH04282866 A JP H04282866A JP 3045026 A JP3045026 A JP 3045026A JP 4502691 A JP4502691 A JP 4502691A JP H04282866 A JPH04282866 A JP H04282866A
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- JP
- Japan
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- memory cell
- word lines
- word line
- lines
- inclination
- Prior art date
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 4
- 239000003990 capacitor Substances 0.000 claims abstract description 16
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は半導体装置に関し、特
にＤＲＡＭ（Ｄｙｎａｍｉｃ ＲａｎｄｏｍＡｃｃｅ
ｓｓ Ｍｅｍｏｒｙ）のメモリセルの構造に関するも
のである。
にＤＲＡＭ（Ｄｙｎａｍｉｃ ＲａｎｄｏｍＡｃｃｅ
ｓｓ Ｍｅｍｏｒｙ）のメモリセルの構造に関するも
のである。
【０００２】
【従来の技術】図３は例えばエレクトロニクス別冊超Ｌ
ＳＩ Ｔｅｃｈｎｏｌｏｇｙ ＆ Ａｐｐｌｉｃ
ａｔｉｏｎ Ｎｏ．３ Ｐ２１〜２６に示される従
来のＤＲＡＭのメモリセルの等価回路であり、電荷を蓄
えるためのキャパシターと、そのキャパシターへの電荷
の出入を制御するスイッチ用ＭＯＳトランジスタからな
る。このメモリセルはワード線の電位を上げることによ
りＭＯＳトランジスタを導通させて、ビット線から電荷
を流しこみ、ワード線を下げることによりＭＯＳトラン
ジスタを非導通として、そのときのビット線の電位をキ
ャパシタ部分にとじこめて、レベルを保持するように動
作する。 キャパシタ部分に高電位を取りこんだ場合と低電位を取
りこんだ場合を夫々データの“１”、“０”に対応させ
ている。
ＳＩ Ｔｅｃｈｎｏｌｏｇｙ ＆ Ａｐｐｌｉｃ
ａｔｉｏｎ Ｎｏ．３ Ｐ２１〜２６に示される従
来のＤＲＡＭのメモリセルの等価回路であり、電荷を蓄
えるためのキャパシターと、そのキャパシターへの電荷
の出入を制御するスイッチ用ＭＯＳトランジスタからな
る。このメモリセルはワード線の電位を上げることによ
りＭＯＳトランジスタを導通させて、ビット線から電荷
を流しこみ、ワード線を下げることによりＭＯＳトラン
ジスタを非導通として、そのときのビット線の電位をキ
ャパシタ部分にとじこめて、レベルを保持するように動
作する。 キャパシタ部分に高電位を取りこんだ場合と低電位を取
りこんだ場合を夫々データの“１”、“０”に対応させ
ている。
【０００３】このメモリセルの平面図を図４に示す。メ
モリセル形成するアクティブ領域１は、３０００〜５０
００Åのフィールド酸化領域２により互いに電気的に分
離されている。１個のアクティブ領域には、トランスフ
ァーゲートとなるワード線３が２本、ビット線との電気
的な接続を行うビットコンタクト５が１個、キャパシタ
ーとの電気的接続を行うキャパシターコンタクト４が２
個配置され２ビット分のメモリセルを形成しており、ア
クティブ領域１は、ワード線３の方向に対し直角に配置
されている。
モリセル形成するアクティブ領域１は、３０００〜５０
００Åのフィールド酸化領域２により互いに電気的に分
離されている。１個のアクティブ領域には、トランスフ
ァーゲートとなるワード線３が２本、ビット線との電気
的な接続を行うビットコンタクト５が１個、キャパシタ
ーとの電気的接続を行うキャパシターコンタクト４が２
個配置され２ビット分のメモリセルを形成しており、ア
クティブ領域１は、ワード線３の方向に対し直角に配置
されている。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
メモリセルの平面配置では、メモリセルの微細化ととも
に、アクティブ領域の寸法も縮小する事が必要となり、
このためアクティブ領域内にワードライン３と、キャパ
シターコンタクト４と、ビットコンタクト５とを、ホト
リソグラフィでの重ね合わせ誤差を確保して配置するこ
とが、困難になってきている。
メモリセルの平面配置では、メモリセルの微細化ととも
に、アクティブ領域の寸法も縮小する事が必要となり、
このためアクティブ領域内にワードライン３と、キャパ
シターコンタクト４と、ビットコンタクト５とを、ホト
リソグラフィでの重ね合わせ誤差を確保して配置するこ
とが、困難になってきている。
【０００５】
【課題を解決するための手段】この発明は、以上述べた
、メモリセルの微細化に伴う、アクティブ領域内のワー
ドラインとビットコンタクト、またはワードラインとキ
ャパシタコンタクトの合わせ余裕が確保できなくなると
いう問題点を除去するため、ワードラインに対し、アク
ティブ領域を傾斜を持たせて配置したものである。
、メモリセルの微細化に伴う、アクティブ領域内のワー
ドラインとビットコンタクト、またはワードラインとキ
ャパシタコンタクトの合わせ余裕が確保できなくなると
いう問題点を除去するため、ワードラインに対し、アク
ティブ領域を傾斜を持たせて配置したものである。
【０００６】
【作用】すなわち、この発明は、ＤＲＡＭのメモリセル
配置に於いてアクティブ領域を、ワード線の方向に対し
角度をもって配置したものである。この傾斜によりメモ
リセルのワード線とビットコンタクト、またはワード線
とキャパシタコンタクトの位置的余裕が増加する。
配置に於いてアクティブ領域を、ワード線の方向に対し
角度をもって配置したものである。この傾斜によりメモ
リセルのワード線とビットコンタクト、またはワード線
とキャパシタコンタクトの位置的余裕が増加する。
【０００７】
【実施例】図１は、本発明によるＤＲＡＭメモリセルの
配置図を示す。メモリセルのアクティブ領域１は、ワー
ド線３の方向に対しθ度の傾斜で配置される。図１はワ
ード線３の幅Ｌｇ，ビットコンタクト５の寸法、キャパ
シターコンタクト４の寸法、ワード線３と、ビットコン
タクト５の間隔を夫々一定にして、ワード線３とキャパ
シターコンタクト４の位置的余裕がどの様に変化するか
を図４に示す従来の配置との比較において示している。 一例として、アクティブ領域のビット線方向の幅ＬＡを
２μｍ とし、そして図１の配置におけるワード線３の
方向と、アクティブ領域の傾斜角θを４５°としたとき
のワード線３とキャパシタコンタクト４の合わせ余裕χ
をχ＝［（１／ｓｉｎ θ）−１］ ×ＬＡ×１／２を
用いて算出すると、従来の配置に比べ約０．４μｍ の
余裕が増えることになる。
配置図を示す。メモリセルのアクティブ領域１は、ワー
ド線３の方向に対しθ度の傾斜で配置される。図１はワ
ード線３の幅Ｌｇ，ビットコンタクト５の寸法、キャパ
シターコンタクト４の寸法、ワード線３と、ビットコン
タクト５の間隔を夫々一定にして、ワード線３とキャパ
シターコンタクト４の位置的余裕がどの様に変化するか
を図４に示す従来の配置との比較において示している。 一例として、アクティブ領域のビット線方向の幅ＬＡを
２μｍ とし、そして図１の配置におけるワード線３の
方向と、アクティブ領域の傾斜角θを４５°としたとき
のワード線３とキャパシタコンタクト４の合わせ余裕χ
をχ＝［（１／ｓｉｎ θ）−１］ ×ＬＡ×１／２を
用いて算出すると、従来の配置に比べ約０．４μｍ の
余裕が増えることになる。
【０００８】図２は、本発明によるメモリセルのアクテ
ィブ領域の配置（図２ｂ）が、従来の配置（図２ａ）に
比べＤＲＡＭのチップサイズにどの様に影響するかを示
したものである。図４ｂに示すようにアクティブ領域を
ワード線方向にθ度傾斜させ、Ｎ個のアクティブ領域を
形成した場合、ワード線に対し直角方向、すなわちビッ
ト線方向に対するアクティブ領域の長さＬ１は、図２ａ
に示す従来と全く同じ値となる。他方、図２ｂにおける
ワード線方向の長さは、図２ａに示す従来の値Ｌ２にた
いし、ΔＬ（＝Ｌ１／ｔａｎ θ）だけ増加する事にな
る。 しかしこのΔＬは、配置するアクティブ領域のＮには無
関係な値となり、たとえばＬ１＝２μｍ，θ＝４５°の
場合約２．０μｍ であり、ＤＲＡＭのチップ寸法に対
し、無視できる値である。
ィブ領域の配置（図２ｂ）が、従来の配置（図２ａ）に
比べＤＲＡＭのチップサイズにどの様に影響するかを示
したものである。図４ｂに示すようにアクティブ領域を
ワード線方向にθ度傾斜させ、Ｎ個のアクティブ領域を
形成した場合、ワード線に対し直角方向、すなわちビッ
ト線方向に対するアクティブ領域の長さＬ１は、図２ａ
に示す従来と全く同じ値となる。他方、図２ｂにおける
ワード線方向の長さは、図２ａに示す従来の値Ｌ２にた
いし、ΔＬ（＝Ｌ１／ｔａｎ θ）だけ増加する事にな
る。 しかしこのΔＬは、配置するアクティブ領域のＮには無
関係な値となり、たとえばＬ１＝２μｍ，θ＝４５°の
場合約２．０μｍ であり、ＤＲＡＭのチップ寸法に対
し、無視できる値である。
【０００９】なお、傾斜角θをあまり小さくするとワー
ド線が細くなりすぎることがある。従ってこの角度はこ
れをも考慮して決定すべきである。経験によればこの角
度θを１０°＜θ＜８０°とするとよい結果が得られる
。
ド線が細くなりすぎることがある。従ってこの角度はこ
れをも考慮して決定すべきである。経験によればこの角
度θを１０°＜θ＜８０°とするとよい結果が得られる
。
【００１０】
【発明の効果】以上説明した様に、この発明によれば、
ＤＲＡＭのチップサイズをほとんど増加させることなく
、メモリセルのワード線とビットコンタクト、またはワ
ード線とキャパシタコンタクトの位置余裕を増加させる
ことができるため、今後の高集積ＤＲＡＭへの適用が期
待できる。
ＤＲＡＭのチップサイズをほとんど増加させることなく
、メモリセルのワード線とビットコンタクト、またはワ
ード線とキャパシタコンタクトの位置余裕を増加させる
ことができるため、今後の高集積ＤＲＡＭへの適用が期
待できる。
【図１】本発明の一実施例の平面図である。
【図２】図１の実施例のアクティブ領域の配置と従来の
アクティブ領域の配置を比較した平面図である。
アクティブ領域の配置を比較した平面図である。
【図３】従来のＤＲＡＭメモリセルの回路図である。
【図４】従来のＤＲＡＭメモリセルの平面図である。
Claims (2)
- 【請求項１】 １トランジスター、１セル形のＤＲＡ
Ｍメモリセルに於いて、ワードラインとビットコンタク
トとキャパシターコンタクトとを配置するアクティブ領
域をワード線方向に対し所定の角度をもたせて配置した
ことを特徴とする半導体メモリセル。 - 【請求項２】 前記所定の角度は１０°〜８０°であ
る請求項１の半導体メモリセル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3045026A JPH04282866A (ja) | 1991-03-11 | 1991-03-11 | 半導体メモリセル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3045026A JPH04282866A (ja) | 1991-03-11 | 1991-03-11 | 半導体メモリセル |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04282866A true JPH04282866A (ja) | 1992-10-07 |
Family
ID=12707821
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3045026A Pending JPH04282866A (ja) | 1991-03-11 | 1991-03-11 | 半導体メモリセル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04282866A (ja) |
-
1991
- 1991-03-11 JP JP3045026A patent/JPH04282866A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19991116 |