JPH04280655A - 高密度混載回路基板 - Google Patents
高密度混載回路基板Info
- Publication number
- JPH04280655A JPH04280655A JP6777091A JP6777091A JPH04280655A JP H04280655 A JPH04280655 A JP H04280655A JP 6777091 A JP6777091 A JP 6777091A JP 6777091 A JP6777091 A JP 6777091A JP H04280655 A JPH04280655 A JP H04280655A
- Authority
- JP
- Japan
- Prior art keywords
- solder
- pad
- insulating layer
- polyimide insulating
- pads
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 229910000679 solder Inorganic materials 0.000 claims abstract description 113
- 239000004642 Polyimide Substances 0.000 claims abstract description 46
- 229920001721 polyimide Polymers 0.000 claims abstract description 46
- 239000000919 ceramic Substances 0.000 claims abstract description 18
- 239000000203 mixture Substances 0.000 claims abstract description 11
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims abstract description 6
- 150000007524 organic acids Chemical class 0.000 claims abstract description 6
- 239000000758 substrate Substances 0.000 claims description 17
- 230000008021 deposition Effects 0.000 claims description 7
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 abstract description 16
- 229910052737 gold Inorganic materials 0.000 abstract description 12
- 239000010931 gold Substances 0.000 abstract description 12
- 238000000034 method Methods 0.000 abstract description 7
- 238000001556 precipitation Methods 0.000 abstract description 3
- 238000011109 contamination Methods 0.000 description 6
- 238000000151 deposition Methods 0.000 description 6
- 238000005476 soldering Methods 0.000 description 6
- 230000004888 barrier function Effects 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000007747 plating Methods 0.000 description 3
- 239000011347 resin Substances 0.000 description 3
- 229920005989 resin Polymers 0.000 description 3
- 238000004132 cross linking Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 239000000155 melt Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 238000007639 printing Methods 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 229910001220 stainless steel Inorganic materials 0.000 description 1
- 239000010935 stainless steel Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/03—Use of materials for the substrate
- H05K1/0306—Inorganic insulating substrates, e.g. ceramic, glass
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/3452—Solder masks
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/3457—Solder materials or compositions; Methods of application thereof
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
- H05K3/4007—Surface contacts, e.g. bumps
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【産業上の利用分野】本発明は、ワイヤーボンディング
により実装されるLSIチップ等の部品と、半田付けに
より実装される表面実装部品とを混載する高密度混載回
路基板に関するものである。
により実装されるLSIチップ等の部品と、半田付けに
より実装される表面実装部品とを混載する高密度混載回
路基板に関するものである。
【0002】
【従来の技術】ビデオカメラ等の家電商品や、通信装置
、コンピュータ等には電子部品を高密度に実装した回路
基板が用いられている。従来の高密度回路基板は半田付
け接続を用いた表面実装技術によるものが主流であるが
、さらに高密度化をすすめるためには、ワイヤーボンデ
ィングによるLSIチップ等の実装を組み合わせること
が有効である。
、コンピュータ等には電子部品を高密度に実装した回路
基板が用いられている。従来の高密度回路基板は半田付
け接続を用いた表面実装技術によるものが主流であるが
、さらに高密度化をすすめるためには、ワイヤーボンデ
ィングによるLSIチップ等の実装を組み合わせること
が有効である。
【0003】回路基板に半田付けにより実装される部品
とワイヤーボンディングにより実装される部品とを混載
する場合には当然のことながら、半田接続用の半田パッ
ドとワイヤーボンディング用の金めっきパッドを形成す
る必要がある。また高密度実装のためにはこれらのパッ
ドをかなり接近して配置する必要がある。一方、ワイヤ
ーボンディングにより金めっきパッド上に金線を確実に
接続するためには、金めっきパッドの表面を清浄な状態
に保つことが必要である。
とワイヤーボンディングにより実装される部品とを混載
する場合には当然のことながら、半田接続用の半田パッ
ドとワイヤーボンディング用の金めっきパッドを形成す
る必要がある。また高密度実装のためにはこれらのパッ
ドをかなり接近して配置する必要がある。一方、ワイヤ
ーボンディングにより金めっきパッド上に金線を確実に
接続するためには、金めっきパッドの表面を清浄な状態
に保つことが必要である。
【0004】
【発明が解決しようとする課題】しかし半田パッドと金
めっきパッドを接近して配置すると、半田パッド上に半
田層を形成する時あるいは部品を半田付けする時に、金
めっきパッドの表面が半田のしみ出しにより汚染され、
信頼性のあるワイヤーボンディングが行えなくなるとい
う問題が生じる。例えば表面実装部品用の半田パッドと
、LSIチップ用の金めっきパッドとが隣合っている場
合、その間隔が5mm程度あれば、従来の半田ペースト
印刷、リフローによる半田層形成、半田付けでも金めっ
きパッドの半田汚染の問題は回避できるが、その間隔が
1mm以下になると、従来の方式では金めっきパッドの
半田汚染を回避することはできない。
めっきパッドを接近して配置すると、半田パッド上に半
田層を形成する時あるいは部品を半田付けする時に、金
めっきパッドの表面が半田のしみ出しにより汚染され、
信頼性のあるワイヤーボンディングが行えなくなるとい
う問題が生じる。例えば表面実装部品用の半田パッドと
、LSIチップ用の金めっきパッドとが隣合っている場
合、その間隔が5mm程度あれば、従来の半田ペースト
印刷、リフローによる半田層形成、半田付けでも金めっ
きパッドの半田汚染の問題は回避できるが、その間隔が
1mm以下になると、従来の方式では金めっきパッドの
半田汚染を回避することはできない。
【0005】
【課題を解決するための手段】本発明は、上記のような
課題を解決した高密度混載回路基板を提供するもので、
その構成は、セラミック基板上に直接またはポリイミド
絶縁層を介してワイヤーボンディング用の金めっきパッ
ドを形成し、かつ同じセラミック基板上に直接またはポ
リイミド絶縁層を介して半田接続用の半田パッドを形成
し、接近して隣合う金めっきパッドと半田パッドの間に
はそれらのパッドの表面より高く盛り上がったポリイミ
ド絶縁層を設け、半田パッド上には有機酸鉛と錫粉を含
む半田析出組成物から析出させた半田層を設けたことを
特徴とするものである。
課題を解決した高密度混載回路基板を提供するもので、
その構成は、セラミック基板上に直接またはポリイミド
絶縁層を介してワイヤーボンディング用の金めっきパッ
ドを形成し、かつ同じセラミック基板上に直接またはポ
リイミド絶縁層を介して半田接続用の半田パッドを形成
し、接近して隣合う金めっきパッドと半田パッドの間に
はそれらのパッドの表面より高く盛り上がったポリイミ
ド絶縁層を設け、半田パッド上には有機酸鉛と錫粉を含
む半田析出組成物から析出させた半田層を設けたことを
特徴とするものである。
【0006】
【作用】感光性のポリイミドは、通常の回路パターン形
成と同様にフォトリソグラフィによる微細パターン加工
が可能である。したがって金めっきパッドおよび半田パ
ッドが接近して隣合っているところでも、それらの間に
所望の厚さの絶縁層を積み上げることができる。しかも
ポリイミド絶縁層は半田耐熱性を有するため、これを金
めっきパッドと半田パッドの間にそれらの表面より高く
盛り上がるように形成すると、そのポリイミド絶縁層が
半田パッドから金めっきパッドへの半田のしみ出しを阻
止する障壁として作用する。
成と同様にフォトリソグラフィによる微細パターン加工
が可能である。したがって金めっきパッドおよび半田パ
ッドが接近して隣合っているところでも、それらの間に
所望の厚さの絶縁層を積み上げることができる。しかも
ポリイミド絶縁層は半田耐熱性を有するため、これを金
めっきパッドと半田パッドの間にそれらの表面より高く
盛り上がるように形成すると、そのポリイミド絶縁層が
半田パッドから金めっきパッドへの半田のしみ出しを阻
止する障壁として作用する。
【0007】また有機酸鉛と錫粉を含む半田析出組成物
は特開平1−157796号公報に開示されているとこ
ろであるが、この組成物から析出させた半田層はパッド
上に選択的に析出するためパッド外へのはみ出しが殆ど
なく、パッドの形に応じた正確な寸法を有する。例えば
この半田層はパッド間隔50μm 程度まではブリッジ
を生じさせることなく形成が可能である。
は特開平1−157796号公報に開示されているとこ
ろであるが、この組成物から析出させた半田層はパッド
上に選択的に析出するためパッド外へのはみ出しが殆ど
なく、パッドの形に応じた正確な寸法を有する。例えば
この半田層はパッド間隔50μm 程度まではブリッジ
を生じさせることなく形成が可能である。
【0008】したがって上記ポリイミド絶縁層と半田層
の相互作用により、半田パッドと金めっきパッドが接近
して配置されていても、金めっきパッドの半田汚染を防
止することが可能となるのである。
の相互作用により、半田パッドと金めっきパッドが接近
して配置されていても、金めっきパッドの半田汚染を防
止することが可能となるのである。
【0009】金めっきパッドはセラミック基板上に直接
形成することが好ましいが、ポリイミド絶縁層を介して
形成することもできる。金めっきパッドをセラミック基
板上にポリイミド絶縁層を介して形成するときは、ポリ
イミド絶縁層の厚さをできるだけ薄くすることが好まし
い。これは、セラミック基板の硬さを利用してワイヤー
ボンディングを確実に行うためである。半田パッドは、
そのセラミック基板上に直接形成する場合もあるが、回
路パターンが多層になる場合はセラミック基板上に形成
したポリイミド絶縁層の上に形成する場合もある。後者
の場合は金めっきパッドと半田パッドの(セラミック基
板表面からの)高さが異なることになるが、いずれにせ
よ半田のしみ出しを阻止するポリイミド絶縁層は、それ
らのパッドの表面より高く盛り上がるように形成する必
要がある。
形成することが好ましいが、ポリイミド絶縁層を介して
形成することもできる。金めっきパッドをセラミック基
板上にポリイミド絶縁層を介して形成するときは、ポリ
イミド絶縁層の厚さをできるだけ薄くすることが好まし
い。これは、セラミック基板の硬さを利用してワイヤー
ボンディングを確実に行うためである。半田パッドは、
そのセラミック基板上に直接形成する場合もあるが、回
路パターンが多層になる場合はセラミック基板上に形成
したポリイミド絶縁層の上に形成する場合もある。後者
の場合は金めっきパッドと半田パッドの(セラミック基
板表面からの)高さが異なることになるが、いずれにせ
よ半田のしみ出しを阻止するポリイミド絶縁層は、それ
らのパッドの表面より高く盛り上がるように形成する必
要がある。
【0010】なお半田パッド上の半田層は、その表面が
ポリイミド絶縁層の表面より低くなるように形成するこ
とが好ましい。このようにすると部品を実装する際にポ
リイミド絶縁層と半田層との段差が部品端子の位置決め
に利用できる。
ポリイミド絶縁層の表面より低くなるように形成するこ
とが好ましい。このようにすると部品を実装する際にポ
リイミド絶縁層と半田層との段差が部品端子の位置決め
に利用できる。
【0011】
【実施例】以下、本発明の実施例を図面を参照して詳細
に説明する。図1ないし図3は本発明に係る高密度混載
回路基板の一実施例を示す。符号11はセラミック基板
で、その上には、ワイヤーボンディング用の金めっきパ
ッド12と、LSIチップ載置用のダイボンディングパ
ッド13と、半田接続用の半田パッド14と、表面実装
部品載置用のダイボンディングパッド15と、ポリイミ
ド絶縁層16が形成されている (これ以外にも回路パ
ターンがあるが図示省略) 。
に説明する。図1ないし図3は本発明に係る高密度混載
回路基板の一実施例を示す。符号11はセラミック基板
で、その上には、ワイヤーボンディング用の金めっきパ
ッド12と、LSIチップ載置用のダイボンディングパ
ッド13と、半田接続用の半田パッド14と、表面実装
部品載置用のダイボンディングパッド15と、ポリイミ
ド絶縁層16が形成されている (これ以外にも回路パ
ターンがあるが図示省略) 。
【0012】図面ではパッドの配列ピッチをかなり大き
く示してあるが、金めっきパッド12の配列ピッチは例
えば 300〜500 μm程度、半田パッド14の配
列ピッチは例えば150〜500 μm 程度であり、
隣合う金めっきパッド12と半田パッド14と間隔は例
えば 100〜500 μm 程度である。各パッド1
2〜15は銅層の表面に金めっき層17を設けたもので
あるが、半田パッド14およびダイボンディングパッド
15上の金めっき層17は必須ではない。
く示してあるが、金めっきパッド12の配列ピッチは例
えば 300〜500 μm程度、半田パッド14の配
列ピッチは例えば150〜500 μm 程度であり、
隣合う金めっきパッド12と半田パッド14と間隔は例
えば 100〜500 μm 程度である。各パッド1
2〜15は銅層の表面に金めっき層17を設けたもので
あるが、半田パッド14およびダイボンディングパッド
15上の金めっき層17は必須ではない。
【0013】ポリイミド絶縁層16は、金めっきパッド
12およびダイボンディングパッド13を含むLSIチ
ップ実装部と半田パッド14を除く領域に形成されてい
る。このポリイミド絶縁層16は、パッド12〜15と
図示しない他の回路パターンを形成したセラミック基板
11上に、架橋前の感光性ポリイミドをスピンコート法
により塗布した後、パターン露光、現像、加熱架橋する
ことにより形成される。1サイクルの工程で15〜50
μm の厚さに形成でき、これ以上の厚さを必要とする
場合には、上記のサイクルを繰り返し行う。このように
ポリイミド絶縁層16はフォトリソグラフィにより形成
できるため、そのパターン精度は極めて高く、例えば2
0μm 四方の穴を形成することも可能である。したが
って金めっきパッド12と半田パッド14が接近して配
置されていても、その間に正確に絶縁層16aを積み上
げることが可能である。
12およびダイボンディングパッド13を含むLSIチ
ップ実装部と半田パッド14を除く領域に形成されてい
る。このポリイミド絶縁層16は、パッド12〜15と
図示しない他の回路パターンを形成したセラミック基板
11上に、架橋前の感光性ポリイミドをスピンコート法
により塗布した後、パターン露光、現像、加熱架橋する
ことにより形成される。1サイクルの工程で15〜50
μm の厚さに形成でき、これ以上の厚さを必要とする
場合には、上記のサイクルを繰り返し行う。このように
ポリイミド絶縁層16はフォトリソグラフィにより形成
できるため、そのパターン精度は極めて高く、例えば2
0μm 四方の穴を形成することも可能である。したが
って金めっきパッド12と半田パッド14が接近して配
置されていても、その間に正確に絶縁層16aを積み上
げることが可能である。
【0014】ポリイミド絶縁層16を形成した後、半田
パッド14上には有機酸鉛と錫粉を含む半田析出組成物
から析出させた半田層18が形成される。この半田層1
8を形成するときに金めっきパッド12の汚染を防止す
るためには、例えば図4または図5のような方法を採用
するとよい。
パッド14上には有機酸鉛と錫粉を含む半田析出組成物
から析出させた半田層18が形成される。この半田層1
8を形成するときに金めっきパッド12の汚染を防止す
るためには、例えば図4または図5のような方法を採用
するとよい。
【0015】図4の方法は、半田パッド14のところだ
け穴19のあいたステンレスマスク20を被せ、穴19
内に半田析出組成物21を塗布し、加熱して、半田パッ
ド14上に半田を析出させるものである。また図5の方
法は、半田パッド14以外のところにポリイミド絶縁層
16を最終的に必要な厚さよりΔtだけ厚く (金めっ
きパッド12が覆われるように) 形成し、この状態で
半田パッド14上に半田析出組成物21を塗布して、半
田析出処理を行ったのち、Δtの厚さのポリイミド絶縁
層16をアッシングまたはエッチングにより除去するも
のである。
け穴19のあいたステンレスマスク20を被せ、穴19
内に半田析出組成物21を塗布し、加熱して、半田パッ
ド14上に半田を析出させるものである。また図5の方
法は、半田パッド14以外のところにポリイミド絶縁層
16を最終的に必要な厚さよりΔtだけ厚く (金めっ
きパッド12が覆われるように) 形成し、この状態で
半田パッド14上に半田析出組成物21を塗布して、半
田析出処理を行ったのち、Δtの厚さのポリイミド絶縁
層16をアッシングまたはエッチングにより除去するも
のである。
【0016】半田析出組成物からの半田層の形成は、半
田パッド14の配列部に半田析出組成物をベタ塗りして
も半田パッド14のみに半田が選択的に析出するので、
半田パッド14からの半田のはみ出しがなく、半田パッ
ド14の配列間隔が50μm 程度まではブリッジを生
じさせることなく半田層18の形成が可能である。
田パッド14の配列部に半田析出組成物をベタ塗りして
も半田パッド14のみに半田が選択的に析出するので、
半田パッド14からの半田のはみ出しがなく、半田パッ
ド14の配列間隔が50μm 程度まではブリッジを生
じさせることなく半田層18の形成が可能である。
【0017】図6は上記実施例の高密度混載回路基板に
部品を実装した状態を示す。22はICなどの表面実装
部品、23はその端子、24はLSIチップ、25は金
線 (ボンディングワイヤー) 、26はチップ埋め込
み樹脂層である。部品の実装は、LSIチップ24の耐
熱性の関係から、表面実装部品22を実装した後、LS
Iチップ24の実装が行われる。表面実装部品22の実
装は、そのパッケージ部をダイボンディングパッド15
上に載せて接着すると共に、その端子23を半田層18
上に載せ、リフロー炉に通して加熱することにより行わ
れる。このとき半田層18が溶融するが、半田パッド1
4と金めっきパッド12の間にはポリイミド絶縁層16
aがあるため、半田が金めっきパッド12側へ流れ出す
ことがなく、したがって金めっきパッド12の半田汚染
を確実に防止できる。
部品を実装した状態を示す。22はICなどの表面実装
部品、23はその端子、24はLSIチップ、25は金
線 (ボンディングワイヤー) 、26はチップ埋め込
み樹脂層である。部品の実装は、LSIチップ24の耐
熱性の関係から、表面実装部品22を実装した後、LS
Iチップ24の実装が行われる。表面実装部品22の実
装は、そのパッケージ部をダイボンディングパッド15
上に載せて接着すると共に、その端子23を半田層18
上に載せ、リフロー炉に通して加熱することにより行わ
れる。このとき半田層18が溶融するが、半田パッド1
4と金めっきパッド12の間にはポリイミド絶縁層16
aがあるため、半田が金めっきパッド12側へ流れ出す
ことがなく、したがって金めっきパッド12の半田汚染
を確実に防止できる。
【0018】なお半田層18は図2および図3に示すよ
うに、その表面がポリイミド絶縁層16の表面より低く
なるように形成しておくと、その上に部品22の端子2
3を載置するときに、ポリイミド絶縁層16と半田層1
8との段差が端子23の位置決め、ズレ防止に利用でき
、便利である。
うに、その表面がポリイミド絶縁層16の表面より低く
なるように形成しておくと、その上に部品22の端子2
3を載置するときに、ポリイミド絶縁層16と半田層1
8との段差が端子23の位置決め、ズレ防止に利用でき
、便利である。
【0019】半田付けによる実装が終了した後、ダイボ
ンディングパッド13上にLSIチップ24を固定し、
金線25によりLSIチップ24の端子と金めっきパッ
ド12とのワイヤーボンディングを行い、さらにLSI
チップ24の保護のためチップ埋め込み樹脂層26を形
成する。このときポリイミド絶縁層16はチップ埋め込
み樹脂の流れ止めとして作用する。
ンディングパッド13上にLSIチップ24を固定し、
金線25によりLSIチップ24の端子と金めっきパッ
ド12とのワイヤーボンディングを行い、さらにLSI
チップ24の保護のためチップ埋め込み樹脂層26を形
成する。このときポリイミド絶縁層16はチップ埋め込
み樹脂の流れ止めとして作用する。
【0020】次に図7は本発明の他の実施例を示す。こ
の高密度混載回路基板は、セラミック基板11上に金め
っきパッド12と、ダイボンディングパッド13と、第
一層回路パターン27を形成し、その上に、金めっきパ
ッド12とダイボンディングパッド13よりなるLSI
チップ実装部を除いて所望厚さのポリイミド絶縁層16
pを形成し、その上に、半田パッド14と、ダイボンデ
ィングパッド15と、第二層回路パターン28を形成し
、その上に、半田パッド14、ダイボンディングパッド
15および上記LSIチップ実装部を除いてポリイミド
絶縁層16qを形成し、さらに半田パッド14上に半田
層18を析出させたものである。
の高密度混載回路基板は、セラミック基板11上に金め
っきパッド12と、ダイボンディングパッド13と、第
一層回路パターン27を形成し、その上に、金めっきパ
ッド12とダイボンディングパッド13よりなるLSI
チップ実装部を除いて所望厚さのポリイミド絶縁層16
pを形成し、その上に、半田パッド14と、ダイボンデ
ィングパッド15と、第二層回路パターン28を形成し
、その上に、半田パッド14、ダイボンディングパッド
15および上記LSIチップ実装部を除いてポリイミド
絶縁層16qを形成し、さらに半田パッド14上に半田
層18を析出させたものである。
【0021】この回路基板では、金めっきパッド12と
半田パッド14の高さが異なるが、この場合も金めっき
パッド12と半田パッド14の間には両パッド12、1
4の表面より高く盛り上がったポリイミド絶縁層16a
(16qと同層) が形成され、これが金めっきパッ
ド12の半田汚染を防止する障壁として作用する。この
回路基板は、回路パターンが2層の場合であるが、回路
パターンは3層以上形成することもできる。またセラミ
ック基板を積層構造にすることにより、セラミック基板
内にも1層以上の回路パターンを形成する場合もある。
半田パッド14の高さが異なるが、この場合も金めっき
パッド12と半田パッド14の間には両パッド12、1
4の表面より高く盛り上がったポリイミド絶縁層16a
(16qと同層) が形成され、これが金めっきパッ
ド12の半田汚染を防止する障壁として作用する。この
回路基板は、回路パターンが2層の場合であるが、回路
パターンは3層以上形成することもできる。またセラミ
ック基板を積層構造にすることにより、セラミック基板
内にも1層以上の回路パターンを形成する場合もある。
【0022】
【発明の効果】以上説明したように本発明によれば、ワ
イヤーボンディング用の金めっきパッドと半田接続用の
半田パッドとが接近して配置される高密度混載回路基板
において、金めっきパッドと半田パッドとの間に両パッ
ド面より盛り上がったポリイミド絶縁層を設け、かつ半
田パッド上には有機酸鉛と錫粉を含む組成物から析出さ
せた半田層を形成したので、半田パッド上の半田層がパ
ッド外にはみ出すことがなく、しかも半田溶融時には上
記ポリイミド絶縁層が障壁となって半田パッド上の半田
が金めっきパッド上に流れ出すことがない。このため金
めっきパッドをワイヤーボンディング時まで清浄な状態
に保つことができ、信頼性の高いワイヤーボンディング
を行うことができる。したがってワイヤーボンディング
によるチップ部品と、半田付けによる表面実装部品を高
密度で混載することが可能となり、電子機器の小型化に
大きく貢献できる。また半田パッドの表面をポリイミド
絶縁層の表面より低く形成すれば、両表面の段差を表面
実装部品の端子の位置決めに利用できる利点もある。
イヤーボンディング用の金めっきパッドと半田接続用の
半田パッドとが接近して配置される高密度混載回路基板
において、金めっきパッドと半田パッドとの間に両パッ
ド面より盛り上がったポリイミド絶縁層を設け、かつ半
田パッド上には有機酸鉛と錫粉を含む組成物から析出さ
せた半田層を形成したので、半田パッド上の半田層がパ
ッド外にはみ出すことがなく、しかも半田溶融時には上
記ポリイミド絶縁層が障壁となって半田パッド上の半田
が金めっきパッド上に流れ出すことがない。このため金
めっきパッドをワイヤーボンディング時まで清浄な状態
に保つことができ、信頼性の高いワイヤーボンディング
を行うことができる。したがってワイヤーボンディング
によるチップ部品と、半田付けによる表面実装部品を高
密度で混載することが可能となり、電子機器の小型化に
大きく貢献できる。また半田パッドの表面をポリイミド
絶縁層の表面より低く形成すれば、両表面の段差を表面
実装部品の端子の位置決めに利用できる利点もある。
【図1】 本発明に係る高密度混載回路基板の一実施
例を示す平面図。
例を示す平面図。
【図2】 図1のA−A線における断面図。
【図3】 図1のB−B線における断面図。
【図4】 図1ないし図3の回路基板の半田層を形成
する工程の一例を示す断面図。
する工程の一例を示す断面図。
【図5】 図1ないし図3の回路基板の半田層を形成
する工程の他の例を示す断面図。
する工程の他の例を示す断面図。
【図6】 図1ないし図3の回路基板に部品を実装し
た状態を示す断面図。
た状態を示す断面図。
【図7】 本発明に係る高密度混載回路基板の他の実
施例を示す断面図。
施例を示す断面図。
11:セラミック基板 12:金めっきパッド
14:半田パッド 16:ポリイミド絶縁層 16a:金めっきパッド12と半田パッド14の間のポ
リイミド絶縁層 17:金めっき層 18:半田層 22:
表面実装部品 24:LSIチップ 25:金線
14:半田パッド 16:ポリイミド絶縁層 16a:金めっきパッド12と半田パッド14の間のポ
リイミド絶縁層 17:金めっき層 18:半田層 22:
表面実装部品 24:LSIチップ 25:金線
Claims (2)
- 【請求項1】 セラミック基板上に直接またはポリイ
ミド絶縁層を介してワイヤーボンディング用の金めっき
パッドを形成し、かつ同じセラミック基板上に直接また
はポリイミド絶縁層を介して半田接続用の半田パッドを
形成し、接近して隣合う金めっきパッドと半田パッドの
間にはそれらのパッドの表面より高く盛り上がったポリ
イミド絶縁層を設け、半田パッド上には有機酸鉛と錫粉
を含む半田析出組成物から析出させた半田層を設けたこ
とを特徴とする高密度混載回路基板。 - 【請求項2】 請求項1記載の高密度混載回路基板で
あって、半田パッドはその周囲をポリイミド絶縁層によ
って囲まれており、半田パッド上に析出させた半田層の
表面はポリイミド絶縁層の表面より低くなっていること
を特徴とするもの。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6777091A JPH04280655A (ja) | 1991-03-08 | 1991-03-08 | 高密度混載回路基板 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6777091A JPH04280655A (ja) | 1991-03-08 | 1991-03-08 | 高密度混載回路基板 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04280655A true JPH04280655A (ja) | 1992-10-06 |
Family
ID=13354513
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6777091A Withdrawn JPH04280655A (ja) | 1991-03-08 | 1991-03-08 | 高密度混載回路基板 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04280655A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6296174B1 (en) | 1997-10-27 | 2001-10-02 | Sony Video Taiwan Co. Ltd., | Method and circuit board for assembling electronic devices |
JP2007027227A (ja) * | 2005-07-13 | 2007-02-01 | Mitsubishi Electric Corp | 半導体装置および半導体装置の製造方法 |
-
1991
- 1991-03-08 JP JP6777091A patent/JPH04280655A/ja not_active Withdrawn
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6296174B1 (en) | 1997-10-27 | 2001-10-02 | Sony Video Taiwan Co. Ltd., | Method and circuit board for assembling electronic devices |
JP2007027227A (ja) * | 2005-07-13 | 2007-02-01 | Mitsubishi Electric Corp | 半導体装置および半導体装置の製造方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5875100A (en) | High-density mounting method and structure for electronic circuit board | |
US6259608B1 (en) | Conductor pattern for surface mount devices and method therefor | |
EP0240746B1 (en) | Metal layers for use in electronic circuit interconnection system | |
US6504104B2 (en) | Flexible wiring for the transformation of a substrate with edge contacts into a ball grid array | |
KR100551607B1 (ko) | 반도체 패키지 | |
US5760469A (en) | Semiconductor device and semiconductor device mounting board | |
US20090147488A1 (en) | Printed circuit board having chip package mounted thereon and method of fabricating same | |
KR20000075876A (ko) | 반도체 장치 및 그 제조방법 | |
US20060252248A1 (en) | Method for fabricating electrically connecting structure of circuit board | |
JPH0273648A (ja) | 電子回路及びその製造方法 | |
US7340829B2 (en) | Method for fabricating electrical connection structure of circuit board | |
US7036712B2 (en) | Methods to couple integrated circuit packages to bonding pads having vias | |
JPH06132474A (ja) | 半導体装置 | |
US6148512A (en) | Method for attaching an electronic device | |
JPH04280655A (ja) | 高密度混載回路基板 | |
JPH07335992A (ja) | 配線基板と配線基板の製造方法 | |
US20110061907A1 (en) | Printed circuit board and method of manufacturing the same | |
JPH07326853A (ja) | プリント配線板のボールバンプ形成方法 | |
JP2004072043A (ja) | 半導体ウェハ及び半導体チップ並びに半導体装置とその製造方法 | |
JPS59201452A (ja) | 高密度テ−プボンデイング用デバイス封止 | |
JPH04242939A (ja) | 半導体装置の実装構造およびその製造方法 | |
JP2652222B2 (ja) | 電子部品搭載用基板 | |
JPH06152114A (ja) | 電気回路配線基板及びその製造方法並びに電気回路装置 | |
JPH0758244A (ja) | 半導体パッケージ及び半導体パッケージの製造方法 | |
JPH0722735A (ja) | プリント配線板 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |