JPH04280603A - Laminated varistor - Google Patents

Laminated varistor

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Publication number
JPH04280603A
JPH04280603A JP4364791A JP4364791A JPH04280603A JP H04280603 A JPH04280603 A JP H04280603A JP 4364791 A JP4364791 A JP 4364791A JP 4364791 A JP4364791 A JP 4364791A JP H04280603 A JPH04280603 A JP H04280603A
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JP
Japan
Prior art keywords
laminated
varistor
sintered body
internal electrodes
ceramic green
Prior art date
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Pending
Application number
JP4364791A
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Japanese (ja)
Inventor
Toru Azuma
亨 東
Kazuyoshi Nakamura
和敬 中村
Yasunobu Yoneda
康信 米田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Murata Manufacturing Co Ltd
Original Assignee
Murata Manufacturing Co Ltd
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Publication date
Application filed by Murata Manufacturing Co Ltd filed Critical Murata Manufacturing Co Ltd
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Publication of JPH04280603A publication Critical patent/JPH04280603A/en
Pending legal-status Critical Current

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Abstract

PURPOSE:To enhance surge resistivity by covering the edge of the tip part of an inner electrode extended into a calcined body. CONSTITUTION:A laminated body is obtained by laminating a ceramic green sheet, a suitable number of ceramic green sheets are laminated and press-bonded on the upper side and the lower side. Inner electrodes 23 and 24, consisting of electrode paste, are formed in the above-mentioned sintered body 31. Insulating films 25 and 26, on which insulating paste is baked, are formed on the tip part of the inner electrodes 23 and 24. To be more precise, the edge of the inner electrodes 23 and 24, positioned in the sintered body 31, is covered by the insulating films 25 and 26. As a result, concentration of current is prevented, and surge withstand voltage can be enhanced.

Description

【発明の詳細な説明】[Detailed description of the invention]

【0001】0001

【産業上の利用分野】本発明は、半導体磁器層を介して
複数の内部電極が積層された積層バリスタに関し、特に
、チップ型ノイズフィルタとして好適に用いられる積層
バリスタに関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a laminated varistor in which a plurality of internal electrodes are laminated via semiconductor ceramic layers, and more particularly to a laminated varistor suitably used as a chip-type noise filter.

【0002】0002

【従来の技術】従来、バリスタは、異常電圧を吸収する
ためのノイズ吸収素子として広く用いられてきている。 近年、電子部品のチップ化が進むに連れて、バリスタに
おいても高密度実装を果たすために素子の超小型化が求
めらており、また回路の集積化に伴って低電圧化の要求
も強くなってきている。
2. Description of the Related Art Conventionally, varistors have been widely used as noise absorbing elements for absorbing abnormal voltages. In recent years, as electronic components have become more and more chip-based, varistors are also required to be ultra-miniaturized in order to achieve high-density packaging, and as circuits become more integrated, demands for lower voltages have also become stronger. It's coming.

【0003】上記のような要求に対応するものとして、
積層バリスタが提案されている(特公昭58−2392
1号公報等)。図2及び図3を参照して、従来の積層バ
リスタの一例を説明する。まず、図2に示すように、バ
リスタ特性を示す材料を主体とする矩形のセラミックグ
リーンシート1,2の上面に、電極ペースト3,4を印
刷する。次に、電極ペースト3,4が印刷されたセラミ
ックグリーンシート1,2を交互に複数枚積層し、さら
に、上方及び下方にセラミックグリーンシート5,6及
びセラミックグリーンシート7,8を積層し、積層体を
得る。得られた積層体を厚み方向に圧着した後焼結する
ことにより、図3に示されている焼結体10を得る。焼
結体10内では、上記電極ペーストに基づく内部電極3
,4が半導体磁器層を介して重なり合うように配置され
ている。
[0003] In response to the above requirements,
A laminated varistor has been proposed (Special Publication No. 58-2392)
Publication No. 1, etc.). An example of a conventional multilayer varistor will be described with reference to FIGS. 2 and 3. First, as shown in FIG. 2, electrode pastes 3 and 4 are printed on the upper surfaces of rectangular ceramic green sheets 1 and 2 mainly made of a material exhibiting varistor characteristics. Next, a plurality of ceramic green sheets 1 and 2 printed with electrode pastes 3 and 4 are laminated alternately, and further, ceramic green sheets 5 and 6 and ceramic green sheets 7 and 8 are laminated above and below. Get a body. The obtained laminate is compressed in the thickness direction and then sintered to obtain the sintered body 10 shown in FIG. 3. Inside the sintered body 10, an internal electrode 3 based on the electrode paste is formed.
, 4 are arranged so as to overlap each other with a semiconductor ceramic layer interposed therebetween.

【0004】なお、本明細書においては、内部電極用電
極ペーストと焼成後に形成される内部電極とは、同一の
参照番号を付して説明することとする。焼結体10の両
端面に外部電極11,12を付与することにより、積層
バリスタ13が得られる。上記積層バリスタ13では、
複数の内部電極3,4が半導体磁器層を介して重なり合
うように積層されているが、この構造において50A〜
100A程度のサージ耐量を得るには、内部電極3,4
の数を合計で10〜20程度としなければならない。
[0004] In this specification, the electrode paste for internal electrodes and the internal electrodes formed after firing will be described with the same reference numerals. By providing external electrodes 11 and 12 on both end faces of the sintered body 10, a laminated varistor 13 is obtained. In the laminated varistor 13,
A plurality of internal electrodes 3 and 4 are stacked so as to overlap with each other via a semiconductor ceramic layer, and in this structure, 50A to
To obtain surge resistance of about 100A, internal electrodes 3 and 4
The total number must be about 10 to 20.

【0005】他方、内部電極3,4の積層数が増加する
と静電容量が増大し、信号ライン用ノイズフィルタとし
て用いることができなくなる。そこで、従来の積層バリ
スタでは、静電容量を低めるためには、内部電極を塗布
したセラミックグリーンシート1,2の積層数、すなわ
ち内部電極の積層数を低減していた。例えば、数10p
Fの静電容量を実現するために、内部電極間で挟まれる
半導体磁器層の数を一層、すなわち内部電極3,4を合
計で二層としていた。
On the other hand, as the number of laminated internal electrodes 3 and 4 increases, the capacitance increases, making it impossible to use it as a signal line noise filter. Therefore, in the conventional multilayer varistor, in order to reduce the capacitance, the number of laminated ceramic green sheets 1 and 2 coated with internal electrodes, that is, the number of laminated internal electrodes, was reduced. For example, several 10p
In order to achieve a capacitance of F, the number of semiconductor ceramic layers sandwiched between the internal electrodes was one layer, that is, the internal electrodes 3 and 4 had two layers in total.

【0006】[0006]

【発明が解決しようとする課題】しかしながら、上記の
ように内部電極3,4の積層数を少なくすればする程、
焼結体10内に位置している内部電極3,4の端縁にお
ける電流集中が強くなり、サージ耐量が大幅に低下せざ
るを得なかった。その結果、積層バリスタ13をノイズ
フィルタとして使用することが困難になっていた。
[Problem to be Solved by the Invention] However, as described above, the smaller the number of stacked internal electrodes 3 and 4, the more
Current concentration at the edges of the internal electrodes 3 and 4 located within the sintered body 10 became strong, and the surge resistance was forced to decrease significantly. As a result, it has become difficult to use the multilayer varistor 13 as a noise filter.

【0007】よって、本発明の目的は、内部電極間に挟
まれる半導体磁器層の数すなわち積層数を増加させるこ
となくサージ耐量を高め得る構造を備えた積層バリスタ
を提供することにある。
SUMMARY OF THE INVENTION Accordingly, an object of the present invention is to provide a multilayer varistor having a structure capable of increasing surge resistance without increasing the number of semiconductor ceramic layers sandwiched between internal electrodes, that is, the number of laminated layers.

【0008】[0008]

【課題を解決するための手段】本発明は、焼結体内にお
いてバリスタ特性を有する半導体磁器層を介して複数の
内部電極が積層された積層バリスタにおいて、下記の構
成を備えることを特徴とする。すなわち、本発明では、
焼結体内に位置する内部電極端縁部分のうち、少なくと
も、焼結体内に延ばされた内部電極先端部分の端縁が絶
縁被膜で覆われていることを特徴とする。
[Means for Solving the Problems] The present invention provides a laminated varistor in which a plurality of internal electrodes are laminated via semiconductor ceramic layers having varistor properties within a sintered body, and is characterized by having the following configuration. That is, in the present invention,
Among the edge portions of the internal electrode located within the sintered body, at least the edge of the tip portion of the internal electrode extended into the sintered body is covered with an insulating coating.

【0009】[0009]

【作用】サージ耐量を低下させる要因の一つである電流
集中が内部電極端縁部分において発生するものであるこ
とに鑑み、本発明では、該内部電極の端縁が絶縁被膜で
覆われている。すなわち、内部電極の少なくとも先端部
分端縁を絶縁被膜で覆うことにより、電流集中が防止さ
れ、それによってサージ耐量が大幅に高められる。
[Function] In view of the fact that current concentration, which is one of the factors that reduces surge resistance, occurs at the edge portion of the internal electrode, in the present invention, the edge of the internal electrode is covered with an insulating coating. . That is, by covering at least the edge of the tip portion of the internal electrode with an insulating coating, current concentration is prevented, thereby significantly increasing surge resistance.

【0010】0010

【実施例の説明】図1、図4及び図5を参照して、本発
明の一実施例の積層バリスタを説明する。本実施例の積
層バリスタを得るにあたっては、まず、図4に示す矩形
のセラミックグリーンシート21,22の上面に、内部
電極を構成するための電極ペースト23,24を印刷す
る。セラミックグリーンシート21,22としては、バ
リスタ特性を有する半導体セラミック材料粉末を主体と
し、これに有機バインダ及びビヒクル等を添加したもの
が用いられる。このようなバリスタ特性を有する半導体
セラミックスとしては、ZnOを主体とし、これに適宜
の半導体化剤を添加したものが用いられる。また、電極
ペースト23,24としては、Ag,Pdのような金属
またはAg−Pdのような合金の粉末に、有機ビヒクル
を混合してなる材料を用いることができ、スクリーン印
刷法等の公知の方法により印刷される。
DESCRIPTION OF THE EMBODIMENTS A laminated varistor according to an embodiment of the present invention will be described with reference to FIGS. 1, 4 and 5. To obtain the laminated varistor of this example, first, electrode pastes 23 and 24 for forming internal electrodes are printed on the upper surfaces of rectangular ceramic green sheets 21 and 22 shown in FIG. 4. The ceramic green sheets 21 and 22 are made mainly of semiconductor ceramic material powder having varistor properties, to which an organic binder, vehicle, etc. are added. As a semiconductor ceramic having such varistor characteristics, a material mainly composed of ZnO to which an appropriate semiconducting agent is added is used. Further, as the electrode pastes 23 and 24, a material made by mixing an organic vehicle with a powder of a metal such as Ag or Pd or an alloy such as Ag-Pd can be used, and a known method such as a screen printing method can be used. printed by a method.

【0011】本実施例の積層バリスタの作製にあたって
は、上記電極ペースト23,24を印刷した後に、セラ
ミックグリーンシート21,22内に位置している電極
ペースト23,24の端縁部分を被覆するように絶縁ペ
ースト25,26が印刷される。絶縁ペースト25,2
6としては、ガラス粉末に有機ビヒクル及びバインダを
塗布し、混練したものが用いられるが、ガラス粉末に代
えて、後述の焼成工程に耐え得るものである限り、他の
絶縁性材料を用いることもできる。
In producing the laminated varistor of this embodiment, after printing the electrode pastes 23 and 24, the edge portions of the electrode pastes 23 and 24 located within the ceramic green sheets 21 and 22 are coated. Insulating pastes 25 and 26 are printed on. Insulating paste 25,2
As No. 6, glass powder coated with an organic vehicle and a binder and kneaded is used, but other insulating materials may be used instead of glass powder as long as they can withstand the firing process described below. can.

【0012】次に、セラミックグリーンシート21,2
2を積層し、上方及び下方に適宜の枚数のセラミックグ
リーンシート27,28及び29,30を積層し、厚み
方向に圧着して積層体を得る。得られた積層体を所定の
温度で焼成することにより、図1に示す焼結体31が得
られる。この焼結体31内には、上記電極ペースト23
,24に基づく内部電極23,24が形成されている。 なお、焼結体31内に位置する内部電極23,24の先
端部分には、上記絶縁ペースト25,26が焼き付けら
れて絶縁被膜25,26が形成されている。すなわち、
焼結体31内に位置する内部電極23,24の端縁が絶
縁被膜25,26で覆われている。
Next, ceramic green sheets 21, 2
A suitable number of ceramic green sheets 27, 28 and 29, 30 are laminated above and below, and the ceramic green sheets 27, 28 and 29, 30 are laminated and pressed together in the thickness direction to obtain a laminate. By firing the obtained laminate at a predetermined temperature, a sintered body 31 shown in FIG. 1 is obtained. Inside this sintered body 31, the electrode paste 23 is
, 24 are formed. Note that the insulating pastes 25, 26 are baked onto the tip portions of the internal electrodes 23, 24 located within the sintered body 31 to form insulating coatings 25, 26. That is,
The edges of the internal electrodes 23 and 24 located within the sintered body 31 are covered with insulating coatings 25 and 26.

【0013】なお、本明細書において、絶縁ペースト2
5,26を焼き付けることにより形成された絶縁被膜に
ついては、絶縁ペーストと同一の参照番号を付与して説
明することにする。最後に、焼結体31の両端面31a
,31bに、外部電極32,33を付与することにより
、本実施例の積層バリスタ34を得る。外部電極32,
33は、従来より積層バリスタを得るのに用いられてい
る公知・慣用の方法により形成することができる。 図5に、得られた積層バリスタ34の外観を示す。
[0013] In this specification, insulating paste 2
The insulating coating formed by baking 5 and 26 will be described with the same reference numerals as those of the insulating paste. Finally, both end surfaces 31a of the sintered body 31
, 31b are provided with external electrodes 32, 33, thereby obtaining the laminated varistor 34 of this embodiment. external electrode 32,
33 can be formed by a known and commonly used method conventionally used to obtain a laminated varistor. FIG. 5 shows the appearance of the obtained laminated varistor 34.

【0014】本実施例の積層バリスタ34では、絶縁被
膜25,26により、焼結体31内の内部電極23,2
4の端縁が覆われているため、後述の実験例から明らか
なようにサージ耐量が効果的に高められる。なお、上記
実施例では、二層の内部電極23,24が形成された積
層バリスタ34を説明したが、図6に示すように、内部
電極23,24を、それぞれ、複数層配置し、すなわち
合計で3以上の内部電極を焼結体31内に形成してもよ
い。この場合においても、焼結体31内に配置される内
部電極23,24の端縁が絶縁被膜25,26で覆われ
ているため、上記実施例と同様にサージ耐量が大幅に高
められる。
In the multilayer varistor 34 of this embodiment, the internal electrodes 23 and 2 in the sintered body 31 are separated by the insulating coatings 25 and 26.
Since the edges of 4 are covered, the surge resistance can be effectively increased as is clear from the experimental examples described later. In the above embodiment, the laminated varistor 34 in which two layers of internal electrodes 23 and 24 were formed was explained, but as shown in FIG. Three or more internal electrodes may be formed within the sintered body 31. In this case as well, since the edges of the internal electrodes 23 and 24 disposed within the sintered body 31 are covered with the insulating coatings 25 and 26, the surge resistance is greatly increased as in the above embodiment.

【0015】また、図4に示したように、絶縁ペースト
25,26は、セラミックグリーンシート21,22内
に位置する内部電極23,24の端縁のすべての部分に
渡って塗布されていたが、絶縁ペーストの塗布される端
縁部分すなわち絶縁被膜で覆われる内部電極端縁部分は
図4に示した実施例のパターンのものに限定されない。 すなわち、図7に示すように、焼結体31内に延びる内
部電極23の先端部分の端縁23aを少なくとも被覆す
るように絶縁被膜25が形成されておりさえすれば、サ
ージ耐量を大幅に高めることができる。
Furthermore, as shown in FIG. 4, the insulating pastes 25 and 26 were applied to all the edges of the internal electrodes 23 and 24 located within the ceramic green sheets 21 and 22. The edge portion to which the insulating paste is applied, that is, the edge portion of the internal electrode covered with the insulating film, is not limited to the pattern of the embodiment shown in FIG. That is, as shown in FIG. 7, as long as the insulating coating 25 is formed to at least cover the edge 23a of the tip portion of the internal electrode 23 extending inside the sintered body 31, the surge resistance can be greatly increased. be able to.

【0016】次に、具体的な実験例につき説明する。Z
nO粉末を97.8モル%、CoO粉末を0.5モル%
、MnO粉末を0.5モル%、Sb2 O3 粉末を0
.7モル%及びBi2 O3 粉末を0.5モル%の割
合で含有するように各粉末を秤量し、原料とした。なお
、使用した各酸化物粉末としては、いずれも純度99.
9%以上のものを使用した。用意した原料を純水を用い
ボールミルで24時間混合した。混合後、混合物を濾過
し、乾燥し、800℃の温度で2時間仮焼した。
Next, a specific experimental example will be explained. Z
97.8 mol% nO powder, 0.5 mol% CoO powder
, 0.5 mol% of MnO powder, 0 of Sb2O3 powder
.. Each powder was weighed to contain 7 mol % and Bi2 O3 powder at a ratio of 0.5 mol %, and was used as a raw material. Note that each oxide powder used had a purity of 99.
9% or more was used. The prepared raw materials were mixed with pure water in a ball mill for 24 hours. After mixing, the mixture was filtered, dried and calcined at a temperature of 800° C. for 2 hours.

【0017】次に、仮焼された原料を粉砕し、ポリビニ
ルブチラール樹脂と共にアルコール中に分散させ、スラ
リーを得た。得られたスラリーを用い、ドクターブレー
ド法によりセラミックグリーンシートを成形した。次に
、得られたセラミックグリーンシートを所定の大きさの
矩形形状に打抜き、図4に示したセラミックグリーンシ
ート21,22を用意した。セラミックグリーンシート
21,22の上面に、Ag−Pd合金及び有機ビヒクル
からなる電極ペースト23,24を印刷し、乾燥した。 次に、電極ペースト23,24の乾燥後に、絶縁ペース
ト25,26を図4に示したように印刷し、しかる後セ
ラミックグリーンシート21,22及び電極ペーストの
印刷されていないセラミックグリーンシート27〜30
を図4に示すように積層し、厚み方向に圧着して積層体
を得た。
Next, the calcined raw material was pulverized and dispersed in alcohol together with polyvinyl butyral resin to obtain a slurry. Using the obtained slurry, a ceramic green sheet was formed by a doctor blade method. Next, the obtained ceramic green sheet was punched into a rectangular shape of a predetermined size to prepare ceramic green sheets 21 and 22 shown in FIG. 4. Electrode pastes 23 and 24 made of an Ag-Pd alloy and an organic vehicle were printed on the upper surfaces of the ceramic green sheets 21 and 22, and dried. Next, after drying the electrode pastes 23 and 24, insulating pastes 25 and 26 are printed as shown in FIG.
were laminated as shown in FIG. 4 and pressed together in the thickness direction to obtain a laminate.

【0018】次に、得られた積層体を950℃の温度で
2時間焼成した。しかる後、得られた焼結体の両端面に
Agを主体とする外部電極ペーストを塗布し、700℃
の温度で焼き付けることにより、図1に示した外部電極
32,33を形成した。上記のようにして得られた実施
例の積層バリスタに、5分間隔で2回、8/20μ秒の
衝撃電流を印加し、バリスタ電圧(V1mA )が10
%以上変化しない限界電流値(サージ耐量)を調べた。
Next, the obtained laminate was fired at a temperature of 950° C. for 2 hours. After that, an external electrode paste mainly composed of Ag was applied to both end faces of the obtained sintered body, and the paste was heated at 700°C.
The external electrodes 32 and 33 shown in FIG. 1 were formed by baking at a temperature of . An impact current of 8/20 μsec was applied twice at an interval of 5 minutes to the laminated varistor of the example obtained as described above, and the varistor voltage (V1 mA) was 10
The limiting current value (surge withstand capacity) that does not change by more than % was investigated.

【0019】また、比較のために、絶縁ペーストによる
絶縁被膜が形成されていないことを除いては、上記実施
例とまったく同様にして製作された積層バリスタを比較
例1として用意し、上記実施例と同様にサージ耐量を調
べた。さらに、比較例1と同一材料を用いて、但し、内
部電極総数を10枚とした構造の積層バリスタを作製し
比較例2とし、そのサージ耐量を実施例の積層バリスタ
と同様に測定した。
For comparison, a laminated varistor was prepared as Comparative Example 1, which was manufactured in exactly the same manner as in the above embodiment, except that the insulating coating using the insulating paste was not formed. In the same way, we investigated the surge resistance. Furthermore, a laminated varistor having a structure using the same materials as in Comparative Example 1 but with a total number of internal electrodes of 10 was prepared as Comparative Example 2, and its surge resistance was measured in the same manner as the laminated varistor of the example.

【0020】実施例及び比較例1,2の各積層バリスタ
の特性を表1に示す。
Table 1 shows the characteristics of each laminated varistor of Example and Comparative Examples 1 and 2.

【0021】[0021]

【表1】[Table 1]

【0022】表1から明らかなように、実施例の積層バ
リスタでは、同一内部電極数の比較例1の積層バリスタ
に比べて、サージ耐量が1.5倍程度高められることが
わかる。また、内部電極の総数が10枚とされた比較例
2の積層バリスタに比べて、静電容量が大幅に低められ
ており、かつサージ耐量も大幅に高められていることが
わかる。
As is clear from Table 1, the surge resistance of the laminated varistor of the example is about 1.5 times higher than that of the laminated varistor of Comparative Example 1 having the same number of internal electrodes. Furthermore, it can be seen that the capacitance is significantly lower and the surge resistance is also significantly increased compared to the laminated varistor of Comparative Example 2 in which the total number of internal electrodes is 10.

【0023】[0023]

【発明の効果】本発明によれば、少なくとも、焼結体内
に延ばされた内部電極先端部分の端縁が絶縁被膜で覆わ
れているため、内部電極で挟まれている半導体磁器層の
積層数ひいては内部電極数を増加させることなく、サー
ジ耐量を大幅に高めることが可能となる。よって、小型
でありながら大きなサージ耐量を有する積層バリスタを
提供することができる。本発明の積層バリスタは、超小
型化が要求されているチップ型ノイズフィルタとして好
適に用いられる。
Effects of the Invention According to the present invention, at least the edges of the tip portions of the internal electrodes extended into the sintered body are covered with an insulating film, so that the lamination of the semiconductor ceramic layers sandwiched between the internal electrodes can be avoided. It becomes possible to significantly increase surge resistance without increasing the number of internal electrodes. Therefore, it is possible to provide a multilayer varistor that is small but has a large surge resistance. The multilayer varistor of the present invention is suitably used as a chip-type noise filter that is required to be ultra-miniaturized.

【図面の簡単な説明】[Brief explanation of the drawing]

【図1】本発明の一実施例の積層バリスタを示す断面図
である。
FIG. 1 is a sectional view showing a laminated varistor according to an embodiment of the present invention.

【図2】従来の積層バリスタを得るのに用いられるセラ
ミックグリーンシート及びその上に印刷された電極ペー
ストの印刷形状を説明するための分解斜視図である。
FIG. 2 is an exploded perspective view illustrating a ceramic green sheet used to obtain a conventional laminated varistor and the printed shape of an electrode paste printed thereon.

【図3】従来の積層バリスタの一例を示す断面図である
FIG. 3 is a cross-sectional view showing an example of a conventional laminated varistor.

【図4】本発明の一実施例の積層バリスタを得るのに用
いられるセラミックグリーンシート並びにその上に印刷
された電極ペースト及び絶縁ペーストの形状を示す分解
斜視図である。
FIG. 4 is an exploded perspective view showing the shapes of a ceramic green sheet and an electrode paste and an insulating paste printed thereon used to obtain a laminated varistor according to an embodiment of the present invention.

【図5】実施例の積層バリスタの外観を示す斜視図であ
る。
FIG. 5 is a perspective view showing the appearance of the laminated varistor of the example.

【図6】本発明の他の実施例を示す断面図である。FIG. 6 is a sectional view showing another embodiment of the present invention.

【図7】絶縁被膜が形成される端縁部分の他の例を説明
するための平面断面図である。
FIG. 7 is a plan cross-sectional view for explaining another example of an edge portion on which an insulating coating is formed.

【符号の説明】[Explanation of symbols]

23,24…内部電極 25,26…絶縁被膜 31…焼結体 34…積層バリスタ 23, 24...Internal electrode 25, 26...Insulating coating 31...Sintered body 34...Laminated varistor

Claims (1)

【特許請求の範囲】[Claims] 【請求項1】  焼結体内においてバリスタ特性を有す
る半導体磁器層を介して複数の内部電極が積層された積
層バリスタにおいて、前記内部電極の焼結体内に位置す
る端縁部分のうち、少なくも、焼結体内に延ばされた内
部電極先端部分の端縁が絶縁被膜で覆われていることを
特徴とする積層バリスタ。
1. A laminated varistor in which a plurality of internal electrodes are laminated within a sintered body through semiconductor ceramic layers having varistor characteristics, at least of the edge portions of the internal electrodes located within the sintered body. A laminated varistor characterized in that an edge of a tip portion of an internal electrode extending into a sintered body is covered with an insulating coating.
JP4364791A 1991-03-08 1991-03-08 Laminated varistor Pending JPH04280603A (en)

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Application Number Priority Date Filing Date Title
JP4364791A JPH04280603A (en) 1991-03-08 1991-03-08 Laminated varistor

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007088173A (en) * 2005-09-21 2007-04-05 Tdk Corp Laminated chip varistor and method for manufacturing electronic apparatus
JP2008252150A (en) * 2008-07-22 2008-10-16 Tdk Corp Laminated chip varistor
JP2008263236A (en) * 2008-07-22 2008-10-30 Tdk Corp Electronic equipment

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