JPH04273720A - 位相ロックループ - Google Patents
位相ロックループInfo
- Publication number
- JPH04273720A JPH04273720A JP3058415A JP5841591A JPH04273720A JP H04273720 A JPH04273720 A JP H04273720A JP 3058415 A JP3058415 A JP 3058415A JP 5841591 A JP5841591 A JP 5841591A JP H04273720 A JPH04273720 A JP H04273720A
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- JP
- Japan
- Prior art keywords
- output
- phase detector
- input
- reference signal
- controlled oscillator
- Prior art date
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- 230000001360 synchronised effect Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 6
- 230000010363 phase shift Effects 0.000 description 3
- 230000002238 attenuated effect Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 230000003014 reinforcing effect Effects 0.000 description 1
- 238000005728 strengthening Methods 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、電圧制御発振器を備え
た位相ロックループに関し、特に、基準信号周波数に関
連するスプリアス成分が該電圧制御発振器の出力に生じ
るのを抑制する装置を備えた位相ロックループに関する
。
た位相ロックループに関し、特に、基準信号周波数に関
連するスプリアス成分が該電圧制御発振器の出力に生じ
るのを抑制する装置を備えた位相ロックループに関する
。
【０００２】
【従来の技術】位相ロックループは、通常、所望の周波
数の信号を出力する電圧制御発振器と、電圧制御発振器
の出力に接続された分周器と、分周器の出力を一方の入
力とし基準信号を他方の入力としてこれらの入力間の位
相差に比例した出力を発生する位相検出器と、位相検出
器の出力と電圧制御発振器の入力との間に接続されたル
ープフィルタとを備えており、位相検出器として、アナ
ログ型あるいはディジタル型の位相検出器が用いられる
。
数の信号を出力する電圧制御発振器と、電圧制御発振器
の出力に接続された分周器と、分周器の出力を一方の入
力とし基準信号を他方の入力としてこれらの入力間の位
相差に比例した出力を発生する位相検出器と、位相検出
器の出力と電圧制御発振器の入力との間に接続されたル
ープフィルタとを備えており、位相検出器として、アナ
ログ型あるいはディジタル型の位相検出器が用いられる
。
【０００３】ディジタルＩＣから成る位相検出器（ディ
ジタル型位相検出器）を用いた従来の典型的な位相ロッ
クループでは、ループがロックした時、位相検出器の２
つの入力、すなわち、基準信号と分周器出力信号との位
相差に比例した幅を持つパルス信号が基準信号と同じ周
期で位相検出器から出力される。この場合、ループがロ
ックしたときの位相差がゼロ近辺であると位相検出器自
体の動作が不安定となりループ全体が安定に動作しなく
なるため、通常はループのロック時に所定量の位相差が
生じるようループの設計が施されている。したがって、
電圧制御発振器には基準信号の周期と等しい所定量の幅
を有するパルス信号が入力されるため、電圧制御発振器
の出力には基準信号周波数に関連するスプリアス・ノイ
ズ成分が発生する。このスプリアス成分を除去するため
、通常は、位相検出器の出力と電圧制御発振器の入力と
の間にループフィルタ（低域通過フィルタ）を接続し、
位相検出器の出力に生ずる基準信号周波数成分を減衰さ
せて電圧制御発振器の出力に生ずるスプリアス成分を除
去するようにしている。しかしながら、ループフィルタ
での減衰を充分大きくして、たとえば次数を大きくして
、電圧制御発振器の出力に生ずるスプリアス成分を充分
除去しようとすると、ループ内での位相シフトが大きく
なり、ループの応答特性が悪化してしまう。
ジタル型位相検出器）を用いた従来の典型的な位相ロッ
クループでは、ループがロックした時、位相検出器の２
つの入力、すなわち、基準信号と分周器出力信号との位
相差に比例した幅を持つパルス信号が基準信号と同じ周
期で位相検出器から出力される。この場合、ループがロ
ックしたときの位相差がゼロ近辺であると位相検出器自
体の動作が不安定となりループ全体が安定に動作しなく
なるため、通常はループのロック時に所定量の位相差が
生じるようループの設計が施されている。したがって、
電圧制御発振器には基準信号の周期と等しい所定量の幅
を有するパルス信号が入力されるため、電圧制御発振器
の出力には基準信号周波数に関連するスプリアス・ノイ
ズ成分が発生する。このスプリアス成分を除去するため
、通常は、位相検出器の出力と電圧制御発振器の入力と
の間にループフィルタ（低域通過フィルタ）を接続し、
位相検出器の出力に生ずる基準信号周波数成分を減衰さ
せて電圧制御発振器の出力に生ずるスプリアス成分を除
去するようにしている。しかしながら、ループフィルタ
での減衰を充分大きくして、たとえば次数を大きくして
、電圧制御発振器の出力に生ずるスプリアス成分を充分
除去しようとすると、ループ内での位相シフトが大きく
なり、ループの応答特性が悪化してしまう。
【０００４】
【発明が解決しようとする課題】本発明の課題は、上述
した従来技術の欠点を解消し、ループフィルタを増強し
て減衰度を上げることなく、電圧制御発振器出力に生ず
る、基準信号周波数に関連するスプリアス・ノイズ成分
を除去するための装置を提供することにある。
した従来技術の欠点を解消し、ループフィルタを増強し
て減衰度を上げることなく、電圧制御発振器出力に生ず
る、基準信号周波数に関連するスプリアス・ノイズ成分
を除去するための装置を提供することにある。
【０００５】
【課題を解決するための手段】本発明の一実施例によれ
ば、位相ロックループ内のディジタル位相検出器とルー
プフィルタとの間に総和器が設けられる。総和器の一方
の入力にはディジタル位相検出器の出力が接続され、他
方の入力には、基準信号と同期し所定のパルス幅を有し
その極性がディジタル型位相検出器の出力とは逆の調整
用パルス信号が印加される。ループがロックしたとき、
ディジタル型位相検出器の出力パルス信号は、調整用パ
ルス信号とほぼ符号が反対な物になるので、総和器で互
いに打ち消し合って、総和器の出力では交流成分、とり
わけ、基準信号成分はほとんど発生しなくなる。したが
って、ループフィルタによる減衰度が小さくても、すな
わち低い次数の低域通過フィルタでも電圧制御発振器へ
の基準信号周波数成分の伝達が抑制され、電圧制御発振
器の出力には基準信号周波数に関連したスプリアス・ノ
イズ成分が発生しなくなる。明らかなように、ロック時
のディジタル型位相検出器の２入力間の位相差はゼロ近
辺ではなく、所定の幅を持ち、ループフィルタの次数も
低くループ内での位相シフトも少ないので、ループは安
定に動作する。
ば、位相ロックループ内のディジタル位相検出器とルー
プフィルタとの間に総和器が設けられる。総和器の一方
の入力にはディジタル位相検出器の出力が接続され、他
方の入力には、基準信号と同期し所定のパルス幅を有し
その極性がディジタル型位相検出器の出力とは逆の調整
用パルス信号が印加される。ループがロックしたとき、
ディジタル型位相検出器の出力パルス信号は、調整用パ
ルス信号とほぼ符号が反対な物になるので、総和器で互
いに打ち消し合って、総和器の出力では交流成分、とり
わけ、基準信号成分はほとんど発生しなくなる。したが
って、ループフィルタによる減衰度が小さくても、すな
わち低い次数の低域通過フィルタでも電圧制御発振器へ
の基準信号周波数成分の伝達が抑制され、電圧制御発振
器の出力には基準信号周波数に関連したスプリアス・ノ
イズ成分が発生しなくなる。明らかなように、ロック時
のディジタル型位相検出器の２入力間の位相差はゼロ近
辺ではなく、所定の幅を持ち、ループフィルタの次数も
低くループ内での位相シフトも少ないので、ループは安
定に動作する。
【０００６】
【実施例】図１（ａ）に本発明の一実施例を示す。同図
（ｂ）は（ａ）の回路における各種信号のタイミングを
示す図である。本発明による位相ロックループ１１０は
ディジタル型位相検出器１０１、総和器１０２、ループ
フィルタ１０３、電圧制御発振器１０４、分周器１０５
、及び調整用パルス信号発生器１０６を備えている。 ディジタル型位相検出器１０１の一方の入力には基準信
号Ｆｒｅｆが入力され、他方の入力には分周器１０５か
らの出力信号Ｆｄｉｖ が入力される。位相検出器１０
１は基準信号Ｆｒｅｆ と分周器１０５からの出力信号
Ｆｄｉｖ との位相差に比例した信号を発生し、この信
号は総和器１０２の一方の入力に印加される。総和器１
０２の他方の入力には、基準信号Ｆｒｅｆ と同期しそ
の極性が位相検出器１０１の出力Ｆｄｅｔ とは逆の、
デューティ２５％の幅を有する調整用パルス信号Ｆａｄ
ｊ が印加される。総和器１０２の出力はループフィル
タ１０３の入力に接続され、ループフィルタ１０３の出
力は電圧制御発振器１０４の入力に接続される。電圧制
御発振器の出力Ｆｏｕｔ は可変除数Ｎを有する分周器
１０５に接続される。
（ｂ）は（ａ）の回路における各種信号のタイミングを
示す図である。本発明による位相ロックループ１１０は
ディジタル型位相検出器１０１、総和器１０２、ループ
フィルタ１０３、電圧制御発振器１０４、分周器１０５
、及び調整用パルス信号発生器１０６を備えている。 ディジタル型位相検出器１０１の一方の入力には基準信
号Ｆｒｅｆが入力され、他方の入力には分周器１０５か
らの出力信号Ｆｄｉｖ が入力される。位相検出器１０
１は基準信号Ｆｒｅｆ と分周器１０５からの出力信号
Ｆｄｉｖ との位相差に比例した信号を発生し、この信
号は総和器１０２の一方の入力に印加される。総和器１
０２の他方の入力には、基準信号Ｆｒｅｆ と同期しそ
の極性が位相検出器１０１の出力Ｆｄｅｔ とは逆の、
デューティ２５％の幅を有する調整用パルス信号Ｆａｄ
ｊ が印加される。総和器１０２の出力はループフィル
タ１０３の入力に接続され、ループフィルタ１０３の出
力は電圧制御発振器１０４の入力に接続される。電圧制
御発振器の出力Ｆｏｕｔ は可変除数Ｎを有する分周器
１０５に接続される。
【０００７】ループ１１０がロックしたとき、電圧制御
発振器１０４の出力信号周波数Ｆｏｕｔ は、Ｆｏｕｔ
＝Ｎ×Ｆｒｅｆ となる。また、このとき、位相検出
器１０１の出力は図１の（ｂ）に示すように、調整用パ
ルス信号Ｆａｄｊ と符号が逆なものとなる。したがっ
て、総和器１０２で互いに打ち消し合って、総和器１０
２の出力では基準信号に関連した交流成分の発生がなく
なり、また、発生したとしてもほんのわずかであるため
、ループフィルタ１０３は簡単な構成の次数の低いもの
で良く、電圧制御発振器１０４の出力に生ずる、基準信
号に関連したスプリアス・ノイズ成分は充分に抑制され
る。明らかなように、ループ１１０がロックしたとき、
位相検出器１０１の２入力間の位相差はゼロ近辺ではな
くデューティ２５％の幅を有し、ループフィルタ１０３
による位相シフトも少ないので、ループ１１０は安定に
動作する。
発振器１０４の出力信号周波数Ｆｏｕｔ は、Ｆｏｕｔ
＝Ｎ×Ｆｒｅｆ となる。また、このとき、位相検出
器１０１の出力は図１の（ｂ）に示すように、調整用パ
ルス信号Ｆａｄｊ と符号が逆なものとなる。したがっ
て、総和器１０２で互いに打ち消し合って、総和器１０
２の出力では基準信号に関連した交流成分の発生がなく
なり、また、発生したとしてもほんのわずかであるため
、ループフィルタ１０３は簡単な構成の次数の低いもの
で良く、電圧制御発振器１０４の出力に生ずる、基準信
号に関連したスプリアス・ノイズ成分は充分に抑制され
る。明らかなように、ループ１１０がロックしたとき、
位相検出器１０１の２入力間の位相差はゼロ近辺ではな
くデューティ２５％の幅を有し、ループフィルタ１０３
による位相シフトも少ないので、ループ１１０は安定に
動作する。
【０００８】図２は本発明の別の実施例を示す図である
。この実施例においては、図１に示す回路のうち、総和
器１０２及びループフィルタ１０３はそれぞれ電流源切
替え回路２０２及び積分器２０３によって実現されてい
る。電流源Ｉ１及びＩ２は積分器２０３の入力に関し互
いに極性が反対で大きさがほぼ等しい電流源である。 積分器２０３は、調整用パルス信号発生器１０６のパル
ス出力によってそのパルス幅の期間中スイッチＳＷ２が
閉じられて電流源Ｉ２により充電され、ディジタル型位
相検出器１０１の出力パルス信号によってそのパルス幅
の期間中スイッチＳＷ１が閉じられて電流源Ｉ１により
放電される。その他の回路要素の機能は図１に関し説明
したものと同じである。
。この実施例においては、図１に示す回路のうち、総和
器１０２及びループフィルタ１０３はそれぞれ電流源切
替え回路２０２及び積分器２０３によって実現されてい
る。電流源Ｉ１及びＩ２は積分器２０３の入力に関し互
いに極性が反対で大きさがほぼ等しい電流源である。 積分器２０３は、調整用パルス信号発生器１０６のパル
ス出力によってそのパルス幅の期間中スイッチＳＷ２が
閉じられて電流源Ｉ２により充電され、ディジタル型位
相検出器１０１の出力パルス信号によってそのパルス幅
の期間中スイッチＳＷ１が閉じられて電流源Ｉ１により
放電される。その他の回路要素の機能は図１に関し説明
したものと同じである。
【０００９】図３は図２に示す位相検出器１０１及び調
整用パルス信号発生器１０６をより詳細に示した図であ
る。位相検出器１０１はフリップフロップ回路ＦＦ１及
びＦＦ２より構成され、調整用パルス信号発生器１０６
は２分周器３１１、３１２、遅延回路３１６、及びＮＡ
ＮＤゲート３１３、３１４、３１５から構成される。基
準信号Ｆｒｅｆ の４倍の周波数を有する４Ｆｒｅｆ
信号が２分周器３１１に入力され、この出力２Ｆｒｅｆ
は２分周器３１２及びＮＡＮＤゲート３１４の一方の
入力に接続される。分周器３１２の出力Ｆｒｅｆ はＲ
Ｃ回路より成る遅延回路３１６及びＮＡＮＤゲート３１
５の一方の入力に接続される。遅延回路３１６の出力は
ＮＡＮＤゲート３１３の２つの入力に接続され、ＮＡＮ
Ｄゲート３１３の出力はＮＡＮＤゲート３１４及び３１
５のそれぞれの他入力に接続される。ＮＡＮＤゲート３
１４の出力は図２に示すスイッチＳＷ２の制御に使用さ
れ、ＮＡＮＤゲート３１５の出力はフリップフロップ回
路ＦＦ１のクロック入力に接続される。フリップフロッ
プ回路ＦＦ２のクロック入力には図２に示す分周器１０
５の出力が接続される。ＮＡＮＤゲート３１３はハザー
ド防止用の役目もする。上記構成においては、調整用パ
ルス信号発生器１０６の出力としてデューティ２５％の
パルス信号を用いたが他のデューティのパルス信号でも
良いことは言うまでもない。
整用パルス信号発生器１０６をより詳細に示した図であ
る。位相検出器１０１はフリップフロップ回路ＦＦ１及
びＦＦ２より構成され、調整用パルス信号発生器１０６
は２分周器３１１、３１２、遅延回路３１６、及びＮＡ
ＮＤゲート３１３、３１４、３１５から構成される。基
準信号Ｆｒｅｆ の４倍の周波数を有する４Ｆｒｅｆ
信号が２分周器３１１に入力され、この出力２Ｆｒｅｆ
は２分周器３１２及びＮＡＮＤゲート３１４の一方の
入力に接続される。分周器３１２の出力Ｆｒｅｆ はＲ
Ｃ回路より成る遅延回路３１６及びＮＡＮＤゲート３１
５の一方の入力に接続される。遅延回路３１６の出力は
ＮＡＮＤゲート３１３の２つの入力に接続され、ＮＡＮ
Ｄゲート３１３の出力はＮＡＮＤゲート３１４及び３１
５のそれぞれの他入力に接続される。ＮＡＮＤゲート３
１４の出力は図２に示すスイッチＳＷ２の制御に使用さ
れ、ＮＡＮＤゲート３１５の出力はフリップフロップ回
路ＦＦ１のクロック入力に接続される。フリップフロッ
プ回路ＦＦ２のクロック入力には図２に示す分周器１０
５の出力が接続される。ＮＡＮＤゲート３１３はハザー
ド防止用の役目もする。上記構成においては、調整用パ
ルス信号発生器１０６の出力としてデューティ２５％の
パルス信号を用いたが他のデューティのパルス信号でも
良いことは言うまでもない。
【００１０】
【発明の効果】以上説明したように、本発明を用いるこ
とにより、ループフィルタを増強して減衰度を上げるこ
となく、電圧制御発振器出力に生ずる、基準信号周波数
に関連したスプリアス・ノイズ成分を除去することがで
きる。
とにより、ループフィルタを増強して減衰度を上げるこ
となく、電圧制御発振器出力に生ずる、基準信号周波数
に関連したスプリアス・ノイズ成分を除去することがで
きる。
【図１】本発明の一実施例を示す図である。
【図２】本発明の別の実施例を示す図である。
【図３】図２に示す回路の一部を詳細に示した図である
。
。
１０１：ディジタル型位相検出器、１０２：総和器１０
３：ループフィルタ、１０４：電圧制御発振器１０５：
分周器
３：ループフィルタ、１０４：電圧制御発振器１０５：
分周器
Claims (2)
- 【請求項１】一方の入力が基準信号に接続されたディジ
タル型位相検出器と、前記基準信号に同期し所定のパル
ス幅を有しその極性が前記ディジタル型位相検出器の出
力と逆のパルス信号を発生するパルス発生手段と、一方
の入力が前記ディジタル型位相検出器の出力に接続され
、他方の入力が前記パルス発生手段の出力に接続された
総和器と、前記総和器の出力に接続されたループフィル
タと、前記ループフィルタの出力に接続された電圧制御
発振器と、前記電圧制御発振器と前記ディジタル型位相
検出器の他方の入力との間に接続された分周器と、を備
えて成る位相ロックループ。 - 【請求項２】一方の入力が基準信号に接続されたディジ
タル型位相検出器と、前記基準信号に同期し所定のパル
ス幅を有しその極性が前記ディジタル型位相検出器の出
力と逆のパルス信号を発生するパルス発生手段と、積分
手段と、前記積分手段の入力に関し向きが互いに逆の第
１及び第２電流源と、前記ディジタル型位相検出器の出
力によって制御され、前記第１電流源出力を前記積分手
段に接続する第１スイッチ手段と、前記パルス発生手段
の出力によって制御され、前記第２電流源出力を前記積
分手段に接続する第２スイッチ手段と、前記積分手段の
出力に接続された電圧制御発振器と、前記電圧制御発振
器と前記ディジタル型位相検出器の他方の入力との間に
接続された分周器と、を備えて成る位相ロックループ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3058415A JPH04273720A (ja) | 1991-02-28 | 1991-02-28 | 位相ロックループ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3058415A JPH04273720A (ja) | 1991-02-28 | 1991-02-28 | 位相ロックループ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04273720A true JPH04273720A (ja) | 1992-09-29 |
Family
ID=13083749
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3058415A Pending JPH04273720A (ja) | 1991-02-28 | 1991-02-28 | 位相ロックループ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04273720A (ja) |
-
1991
- 1991-02-28 JP JP3058415A patent/JPH04273720A/ja active Pending
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