JPH04273463A - Formation of wiring - Google Patents
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Landscapes
- Electrodes Of Semiconductors (AREA)
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Abstract
Description
【０００１】［発明の目的］[Object of the invention]
【０００２】0002
【産業上の利用分野】本発明は、配線形成方法に係り、
特に、多層配線における下層配線の取り出し方法に関す
る。[Industrial Application Field] The present invention relates to a wiring forming method,
In particular, it relates to a method for taking out lower layer wiring in multilayer wiring.
【０００３】0003
【従来の技術】近年、半導体装置の高集積化に伴い、回
路の微細化は進む一方であり、半導体装置開発時におけ
る不良解析、動作解析は必要上不可欠のものとなってい
る。このような解析時には配線の切断や配線の形成が必
要となる。2. Description of the Related Art In recent years, as semiconductor devices have become more highly integrated, circuits have become increasingly finer, and failure analysis and operation analysis have become essential during the development of semiconductor devices. At the time of such analysis, it is necessary to cut or form wiring.
【０００４】ところで、Ｇａをイオン源として用い、イ
オン照射時に放出される二次イオン、二次電子を利用し
て加工位置を特定できることから集束イオンビーム法を
用いた配線の切断、配線の形成や絶縁膜の形成が注目さ
れている。配線の切断はＧａによるスパッタエッチング
を用いたものであり、配線の形成はＷ（ＣＯ）６ ガス
雰囲気下でＧａイオンを照射しＷ膜を堆積するものであ
る。また絶縁膜の形成は、テトラメトキシシランなどの
シリコン化合物ガスと酸素を主成分とするガス雰囲気下
でイオンビームを試料表面に照射すると炭素の含有率が
低くなり、比抵抗２．５ＭΩの絶縁膜を得ることができ
る（Ｈ．Ｋｏｍａｎｏ Ｙ．Ｏｇａｗａ ａｎｄ Ｔ．
Ｔａｋｉｇａｗａ，Ｊｐｎ．Ｊ． Ａｐｐｌ．Ｐｈｙｓ
．２８，２３７２（１９８９））。By the way, since the processing position can be specified by using Ga as an ion source and using the secondary ions and secondary electrons emitted during ion irradiation, it is possible to cut wiring, form wiring, etc. using the focused ion beam method. Formation of insulating films is attracting attention. The wiring is cut using Ga sputter etching, and the wiring is formed by irradiating Ga ions in a W(CO) 6 gas atmosphere and depositing a W film. In addition, the insulating film can be formed by irradiating the sample surface with an ion beam in a gas atmosphere containing a silicon compound gas such as tetramethoxysilane and oxygen as the main components. can be obtained (H. Komano, Y. Ogawa and T.
Takigawa, Jpn. J. Appl. Phys.
．． 28, 2372 (1989)).
【０００５】この方法を用いて配線の引き出しを行う場
合、図４に示すように、スパッタエッチングによりパッ
シベーション層１を貫通して配線２に達する孔を開けた
後、この孔からＷの堆積により配線３を形成して引き出
すようになっている。この場合は容易に配線の引き出し
を行うことができるが、多層配線構造において下層配線
を引き出すような場合、パッシベーション膜、上層配線
、層間絶縁膜を貫通して下層配線に達する孔を開けた後
、この孔からＷを堆積して下層配線を引き出すような場
合には、上層配線断面で下層配線と短絡してしまうため
絶縁を保つべく、配線形成に先立ち上層配線断面を絶縁
物で被覆する必要がある。When wiring is drawn out using this method, as shown in FIG. 4, a hole is made by sputter etching to penetrate the passivation layer 1 and reach the wiring 2, and then the wiring is drawn out from this hole by depositing W. 3 is formed and pulled out. In this case, the wiring can be easily drawn out, but when drawing out the lower layer wiring in a multilayer wiring structure, after drilling a hole that penetrates the passivation film, upper layer wiring, and interlayer insulation film to reach the lower layer wiring, If W is deposited through this hole to draw out the lower layer wiring, the cross section of the upper layer wiring will short-circuit with the lower layer wiring, so in order to maintain insulation, it is necessary to cover the cross section of the upper layer wiring with an insulator before forming the wiring. be.
【０００６】この加工は通常の半導体装置製造プロセス
を用いて行われるが、通常の半導体装置製造プロセスを
用いるとこの加工は工程数が多く、絶縁膜の形成に長時
間を有していた。[0006] This processing is performed using a normal semiconductor device manufacturing process; however, using a normal semiconductor device manufacturing process, this processing requires a large number of steps and takes a long time to form the insulating film.
【０００７】また、孔の形成、絶縁膜の堆積、さらに下
層配線に到達する孔の形成、配線の形成と、多数の異な
るプロセスを用いなければならないため、工程が極めて
複雑であるという問題もあった。[0007] Another problem is that the process is extremely complicated, as many different processes must be used, including forming holes, depositing an insulating film, forming holes that reach the underlying wiring, and forming wiring. Ta.
【０００８】[0008]
【発明が解決しようとする課題】このように従来の方法
では、多層配線部から上層配線との絶縁を保ちつつ下層
配線を引き出すためには、配線形成の前に上層配線断面
を絶縁物で被覆する必要があるが、通常の半導体装置製
造プロセスを用いると工程数が多く、絶縁膜の形成に長
時間を有する上、工程が繁雑であるという問題があった
。[Problems to be Solved by the Invention] As described above, in the conventional method, in order to draw out the lower layer wiring from the multilayer wiring part while maintaining insulation from the upper layer wiring, it is necessary to cover the cross section of the upper layer wiring with an insulating material before forming the wiring. However, if a normal semiconductor device manufacturing process is used, there are problems in that the number of steps is large, it takes a long time to form an insulating film, and the steps are complicated.
【０００９】本発明は、前記実情に鑑みてなされたもの
で、多層配線部から上層配線との絶縁を保ちつつ下層配
線を容易に引き出す方法を提供することを目的とする。The present invention has been made in view of the above-mentioned circumstances, and it is an object of the present invention to provide a method for easily drawing out lower layer wiring from a multilayer wiring portion while maintaining insulation from upper layer wiring.
【００１０】［発明の構成］[Configuration of the invention]
【００１１】[0011]
【課題を解決するための手段】そこで本発明の第１では
、多層配線部のパッシベーション層、上層配線を貫通し
て層間絶縁膜まで到達するように孔を形成し、この孔の
中にシリコン集束イオンビームを用いて絶縁膜を形成し
、さらにこの絶縁膜を貫通して下層配線に達するように
孔を開け、この孔内に露呈する下層配線にコンタクトす
るように配線を形成している。[Means for Solving the Problems] Accordingly, in the first aspect of the present invention, a hole is formed so as to penetrate through the passivation layer of the multilayer wiring section and the upper layer wiring to reach the interlayer insulating film, and silicon is concentrated in the hole. An insulating film is formed using an ion beam, a hole is formed through the insulating film to reach the lower wiring, and a wiring is formed so as to contact the lower wiring exposed in the hole.
【００１２】また、本発明の第２では、多層配線部のパ
ッシベーション層、上層配線を貫通して層間絶縁膜まで
到達するように集束ビームスパッタエッチングを用いて
孔を形成し、この孔の中にシリコン集束イオンビームを
用いて絶縁膜を形成し、さらに集束ビームスパッタエッ
チングを用いてこの絶縁膜を貫通して下層配線に達する
ように孔を開け、集束ビームを用いてこの孔内に露呈す
る下層配線にコンタクトするように配線を形成している
。Further, in the second aspect of the present invention, a hole is formed by using focused beam sputter etching so as to penetrate through the passivation layer of the multilayer wiring section and the upper layer wiring to reach the interlayer insulating film, and a hole is formed in the hole. A silicon focused ion beam is used to form an insulating film, and focused beam sputter etching is used to drill a hole through the insulating film to reach the underlying wiring, and the focused beam is used to form a hole in the underlying layer exposed within the hole. The wiring is formed so as to contact the wiring.
【００１３】さらに本発明の第３では、この孔の中に絶
縁膜を埋め込む工程を、２つの工程に分け、前記孔の内
壁から内側へ所定の間隔をおいた領域内にシリコン集束
イオンビームを用いて絶縁膜を形成する第１の工程と、
前記第１の孔全体にシリコン集束イオンビームを用いて
絶縁膜を埋め込む第２の工程とで行うようにしている。Furthermore, in the third aspect of the present invention, the step of embedding the insulating film in the hole is divided into two steps, and a focused silicon ion beam is applied to a region spaced at a predetermined distance from the inner wall of the hole. a first step of forming an insulating film using
A second step is performed in which an insulating film is buried in the entire first hole using a silicon focused ion beam.
【００１４】[0014]
【作用】上記方法によれば、集束ビームを用いて絶縁膜
を形成するようにしているため、短時間で必要領域のみ
に絶縁膜を形成することが可能となり、容易に配線の取
り出しを行うことが可能となる。[Operation] According to the above method, since the insulating film is formed using a focused beam, it is possible to form the insulating film only in the necessary area in a short time, and the wiring can be easily taken out. becomes possible.
【００１５】従って、完成した半導体装置の解析を行う
際にも、極めて短時間で配線の取り出しを行うことがで
き、解析や修正を容易に行うことができる。Therefore, when analyzing a completed semiconductor device, wiring can be taken out in a very short time, and analysis and correction can be easily performed.
【００１６】なお、この方法によれば１ｋｅＶ以上の集
束ビームを用いることによりＳＩＭ像をみながら修正を
行うことができる。なお１ｋｅＶ以下の集束ビームでは
きれいなＳＩＭ像をみることができない。Note that according to this method, correction can be performed while viewing the SIM image by using a focused beam of 1 keV or more. Note that a clear SIM image cannot be seen with a focused beam of 1 keV or less.
【００１７】また、望ましくはステージが接地電位に対
して＋Ｖ１ の電位を持つようにし、加速電圧Ｖ０ を
印加する。このとき実際に１価イオンがステージに到達
する時のエネルギ−Ｖは、
Ｖ＝Ｖ０ −Ｖ１
となる。このＶが１ｋｅＶ以上となるようにする。Preferably, the stage has a potential of +V1 with respect to the ground potential, and an accelerating voltage V0 is applied. At this time, the energy -V when the singly charged ions actually reach the stage is V=V0 -V1. This V is set to be 1 keV or more.
【００１８】この場合、試料へのダメージを考慮して低
エネルギ−ビームを用いるのが望ましいが、加速電圧Ｖ
０ を単に小さくするとビーム径が大きくなってしまう
が、ステージに＋Ｖ１ を印加することにより、ビーム
径を小さく維持しＶ（Ｖ＝Ｖ０ −Ｖ１ ）を小さくす
ることができ、試料へのダメージをより小さくすること
ができる。In this case, it is desirable to use a low energy beam in consideration of damage to the sample, but the acceleration voltage V
Simply reducing 0 will increase the beam diameter, but by applying +V1 to the stage, the beam diameter can be kept small and V (V=V0 - V1) can be reduced, further reducing damage to the sample. Can be made smaller.
【００１９】また本発明の第２によれば、同一イオン源
を使用して同一チャンバー内でガスの切り替えおよび質
量分析装置の切り替えを行うのみで孔の形成から絶縁膜
の堆積さらに第２の孔の形成および配線の形成を行う事
ができ、工程が極めて簡略化される。According to the second aspect of the present invention, the formation of the hole, the deposition of the insulating film, and the formation of the second hole can be performed by simply switching the gas and the mass spectrometer in the same chamber using the same ion source. , and wiring can be formed, and the process is extremely simplified.
【００２０】本発明の第３によれば、孔の内壁から内側
へ所定の間隔をおいた領域内にシリコン集束イオンビー
ムを打ち込む第１の工程と、前記第１の孔全体にシリコ
ン集束イオンビームを打ち込む第２の工程とで絶縁膜の
形成を行うようにしているため、アスペクト比が高い孔
の内部に絶縁膜を埋め込む際にも、孔の外側から庇状に
絶縁物が堆積して孔に蓋をしてしまうのを防止し、良好
に孔の埋め込みを行うAccording to the third aspect of the present invention, the first step includes implanting a silicon focused ion beam into a region at a predetermined distance from the inner wall of the hole, and implanting the silicon focused ion beam into the entire first hole. Since the insulating film is formed in the second step of implanting the insulating material, even when burying the insulating film inside a hole with a high aspect ratio, the insulating material is deposited in an eaves-like manner from the outside of the hole, forming a hole. Prevents the hole from being covered and fills the hole well.
【００２１】ことができる。[0021] It is possible.
【実施例】以下、本発明の実施例について図面を参照し
つつ詳細に説明する。Embodiments Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
【００２２】図１（ａ） 乃至図１（ｄ） は本発明の
第１の実施例の配線取り出し方法を示す説明図である。FIGS. 1(a) to 1(d) are explanatory diagrams showing the wiring extraction method according to the first embodiment of the present invention.
【００２３】この方法では、上層配線１２ｂを貫通して
層間絶縁膜１５まで到達するように集束ビームスパッタ
エッチングを用いて孔Ｈ１を形成し、この孔の中にシリ
コン集束イオンビームを打ち込むことにより絶縁膜１６
を形成し、さらにこの絶縁膜を貫通して下層配線１２ａ
に達するように孔を開け、この孔内に露呈する下層配線
にコンタクトするように配線１３を形成するようにした
ことを特徴とするものである。 図２はこの方法で用
いられる広域加速集束イオンビーム（ＦＩＢ）装置を示
す図である。In this method, a hole H1 is formed using focused beam sputter etching so as to penetrate through the upper layer wiring 12b and reach the interlayer insulating film 15, and a silicon focused ion beam is implanted into this hole to insulate it. membrane 16
is formed, and further penetrates this insulating film to form a lower wiring 12a.
This feature is characterized in that a hole is formed to reach the hole, and the wiring 13 is formed so as to contact the lower layer wiring exposed inside the hole. FIG. 2 is a diagram showing a broadly accelerated focused ion beam (FIB) device used in this method.
【００２４】この装置は、イオンを発するＡｕ−Ｓｉ−
Ｂｅ合金からなるイオン発生源３１と、イオン発生源３
１から発せられたイオンを拡大レンズ３２で拡大し、さ
らに質量分離装置３３で所望のイオンのみに分離し、偏
向器３４および対物レンズ３５を介して試料３６の所望
の領域に集束イオンビーム３７を照射するようにしたも
のである。３８は試料の位置決めを行うためのステージ
である。ここではステージが接地電位に対して＋Ｖ１
の電位を持つようにし、加速電圧Ｖ０ を印加する。
このとき実際に１価イオンがステージに到達する時の
エネルギ−Ｖは、
Ｖ＝Ｖ０ −Ｖ１
となる。このＶが１ｋｅＶ以上となるようにする。[0024] This device uses Au-Si- which emits ions.
An ion source 31 made of a Be alloy and an ion source 3
The ions emitted from 1 are magnified by a magnifying lens 32, further separated into only desired ions by a mass separator 33, and a focused ion beam 37 is directed to a desired region of a sample 36 via a deflector 34 and an objective lens 35. It is designed to irradiate. 38 is a stage for positioning the sample. Here, the stage is +V1 with respect to ground potential.
, and apply an accelerating voltage V0.
At this time, the energy -V when the singly charged ions actually reach the stage is V=V0 -V1. This V is set to be 1 keV or more.
【００２５】このようにＶを数ｋｅＶ以上、望ましくは
１ｋｅＶ以上とすることにより、良好なＳＩＭ像を得る
ことができ、これを用いて修正を行うことができる、な
おこの場合、試料へのダメージを考慮して低エネルギ−
ビームを用いるのが望ましい。 ここでＶ０ を単に
小さくするとビーム径が大きくなってしまうが、ステー
ジに＋Ｖ１ を印加することにより、ビーム径を小さく
維持しＶ（Ｖ＝Ｖ０ −Ｖ１ ）を小さくすることがで
き、試料へのダメージをより小さくすることができる。In this way, by setting V to several keV or more, preferably 1 keV or more, a good SIM image can be obtained and can be used for correction.In this case, damage to the sample can be avoided. Low energy considering
Preferably, a beam is used. If V0 is simply made smaller, the beam diameter will become larger, but by applying +V1 to the stage, the beam diameter can be kept small and V (V=V0 - V1) can be reduced, thereby preventing damage to the sample. can be made smaller.
【００２６】次にこの方法を工程図を参照しつつ説明す
る。Next, this method will be explained with reference to process diagrams.
【００２７】まず、図１（ａ） に示すように、シリコ
ン基板表面に形成された下層配線１２ａとしてのアルミ
ニウム層と、層間絶縁膜１５としてのＣＶＤ酸化シリコ
ン膜と、上層配線１２ｂとしてのアルミニウム層とパッ
シベーション膜１１としてのＰＳＧ膜を順次形成してな
る半導体基板１０を、図２に示した広域加速ＦＩＢ装置
のステージ３８に設置して位置合わせを行った後加速エ
ネルギ−２５ｋｅＶのＧａ集束イオンビームを用いたス
パッタエッチングによりパッシベーション膜１１から上
層配線１２ｂを突き抜け、層間絶縁膜１５に到達するよ
うに孔Ｈ１を形成する。First, as shown in FIG. 1(a), an aluminum layer is formed on the surface of a silicon substrate as a lower layer wiring 12a, a CVD silicon oxide film as an interlayer insulating film 15, and an aluminum layer as an upper layer wiring 12b. The semiconductor substrate 10 formed by sequentially forming a PSG film as a passivation film 11 is placed on the stage 38 of the wide-area acceleration FIB device shown in FIG. A hole H1 is formed by sputter etching using a method such that the hole H1 penetrates through the upper layer wiring 12b from the passivation film 11 and reaches the interlayer insulating film 15.
【００２８】次いで、図１（ｂ） に示すように、この
広域加速ＦＩＢ装置の試料室内に酸素４４Ｐａ，テトラ
メトキシシラン８９Ｐａの混合ガスをノズルを通して導
入し、このガス雰囲気下でＡｕ−Ｓｉ−Ｂｅ合金イオン
源から、加速エネルギ−６０ＫｅＶのシリコンイオンを
照射し、前記孔Ｈ１内を酸化シリコン膜１６で埋める。
このときの試料チャンバーの圧力は５×１０−４Ｐａで
あり、またビーム電流は２００ｐＡで１時間３０分照射
した。Next, as shown in FIG. 1(b), a mixed gas of 44 Pa of oxygen and 89 Pa of tetramethoxysilane was introduced into the sample chamber of this wide-area acceleration FIB device through the nozzle, and under this gas atmosphere Au-Si-Be Silicon ions with an acceleration energy of 60 KeV are irradiated from an alloy ion source to fill the inside of the hole H1 with a silicon oxide film 16. At this time, the pressure in the sample chamber was 5 x 10-4 Pa, the beam current was 200 pA, and irradiation was performed for 1 hour and 30 minutes.
【００２９】さらに図１（ｃ） に示すように、広域加
速ＦＩＢ装置のステージ３８の位置合わせを行った後加
速エネルギ−２５ｋｅＶのＧａ集束イオンビームを用い
たスパッタエッチングにより上層配線１２ｂに到達しな
いように孔の内部に層間絶縁膜を貫通して下層配線１２
ａに到達する小孔Ｈ２を形成する。Furthermore, as shown in FIG. 1(c), after aligning the stage 38 of the wide-area acceleration FIB device, sputter etching is performed using a Ga focused ion beam with an acceleration energy of 25 keV to prevent it from reaching the upper layer wiring 12b. The lower layer wiring 12 is inserted into the hole by penetrating the interlayer insulating film.
A small hole H2 is formed that reaches point a.
【００３０】最後に図１（ｄ） に示すように、試料室
内の圧力が１×１０−５ＰａになるまでＷ（ＣＯ）６
をノズルを通して導入し、加速エネルギ−２５ｋｅＶの
Ｇａ集束イオンビームを照射してＷ膜１３を形成した。Finally, as shown in Fig. 1(d), W(CO)6 was added until the pressure inside the sample chamber reached 1 x 10-5 Pa.
was introduced through a nozzle and irradiated with a Ga focused ion beam with an acceleration energy of 25 keV to form the W film 13.
【００３１】このようにして極めて短時間で容易に下層
配線からの取り出しを行うことができる。[0031] In this way, it is possible to easily take out the wiring from the lower layer wiring in a very short time.
【００３２】また、集束イオンビームのイオン源として
Ａｕ−Ｓｉ−ＢｅまたはＡｕ−Ｓｉを使用すれば、すべ
ての工程を広域加速ＦＩＢ装置の試料室内で行うことが
でき、ガスの入れ替えと質量分離装置の切り替えのみで
行う事が可能であるため、取扱いが極めて容易である上
、高精度の位置合わせが可能である。Furthermore, if Au-Si-Be or Au-Si is used as the ion source of the focused ion beam, all steps can be performed within the sample chamber of the wide-area acceleration FIB device, and gas exchange and mass separation device This can be done by simply switching between the two, making it extremely easy to handle and allowing highly accurate positioning.
【００３３】次に本発明の第２の実施例について説明す
る。Next, a second embodiment of the present invention will be described.
【００３４】この例では、最初に形成する孔Ｈ１のアス
ペクト比（０．９以上）が高い場合に、孔Ｈ１の内部に
絶縁膜を埋め込む際に、孔Ｈ１の外側から庇状に絶縁物
が堆積して孔に蓋をしてしまうのを防止するための方法
について説明する。この方法では孔Ｈ１の内壁から所定
の間隔を隔ててイオンビームを照射してまず絶縁膜２６
ａを埋め込み、次いで孔全体にイオンビームを照射して
絶縁膜２６ｂを形成するようにしたことを特徴とするも
のである。In this example, when the aspect ratio (0.9 or more) of the hole H1 to be initially formed is high, when embedding the insulating film inside the hole H1, an insulating material is formed in an eaves-like manner from the outside of the hole H1. A method for preventing deposition and capping of holes will be described. In this method, an ion beam is irradiated from the inner wall of the hole H1 at a predetermined interval to form an insulating film 26.
This is characterized in that the insulating film 26b is formed by filling the holes 26a and then irradiating the entire hole with an ion beam.
【００３５】次にこの方法を工程図を参照しつつ説明す
る。Next, this method will be explained with reference to process diagrams.
【００３６】まず、実施例１と同様に図２（ａ） に示
すように、シリコン基板表面に形成された下層配線１２
ａとしてのアルミニウム層と、層間絶縁膜１５としての
ＣＶＤ酸化シリコン膜と、上層配線１２ｂとしてのアル
ミニウム層とパッシベーション膜１１としてのＰＳＧ膜
を順次形成してなる半導体基板１０を、図２に示した広
域加速ＦＩＢ装置のステージ３８に設置して位置合わせ
を行った後加速エネルギ−２５ｋｅＶのＧａ集束イオン
ビームを用いたスパッタエッチングによりパッシベーシ
ョン膜１１から上層配線１２ｂを突き抜け、層間絶縁膜
１５に到達するように孔Ｈ１を形成する。First, as in Example 1, as shown in FIG. 2(a), the lower wiring 12 formed on the surface of the silicon substrate is
FIG. 2 shows a semiconductor substrate 10 in which an aluminum layer as a, a CVD silicon oxide film as an interlayer insulating film 15, an aluminum layer as an upper wiring 12b, and a PSG film as a passivation film 11 are sequentially formed. After being installed and aligned on the stage 38 of the wide-area acceleration FIB device, sputter etching is performed using a Ga focused ion beam with an acceleration energy of 25 keV to penetrate the upper layer wiring 12b from the passivation film 11 and reach the interlayer insulating film 15. A hole H1 is formed in the hole H1.
【００３７】次いで、図２（ｂ） に示すように、この
広域加速ＦＩＢ装置の試料室内に酸素４４Ｐａ，テトラ
メトキシシラン８９Ｐａの混合ガスをノズルを通して導
入し、このガス雰囲気下でＡｕ−Ｓｉ−Ｂｅ合金イオン
源から、加速エネルギ−６０ＫｅＶのシリコンイオンを
照射し、前記孔Ｈ１内から所定の間隔をおいて酸化シリ
コン膜２６ａを形成する。ここで孔の外側からの成長が
起こらないようにビーム照射領域を、孔の境界からビー
ム半径の大きさ分以上内側になるようにして堆積を行う
。
このときの試料チャンバーの圧力は５×１０−４Ｐａで
あり、またビーム電流は２００ｐＡで１時間照射した。Next, as shown in FIG. 2(b), a mixed gas of 44 Pa of oxygen and 89 Pa of tetramethoxysilane was introduced into the sample chamber of this wide-area acceleration FIB device through the nozzle, and under this gas atmosphere Au-Si-Be Silicon ions with an acceleration energy of 60 KeV are irradiated from an alloy ion source to form a silicon oxide film 26a at a predetermined interval from inside the hole H1. In order to prevent growth from outside the hole, the deposition is performed so that the beam irradiation area is located inside the boundary of the hole by at least the size of the beam radius. At this time, the pressure in the sample chamber was 5 x 10-4 Pa, and the beam current was 200 pA for 1 hour of irradiation.
【００３８】さらに図２（ｃ） に示すように、実施例
１の場合と同様にビーム照射領域を孔Ｈ１全体となるよ
うにして再び酸素４４Ｐａ，テトラメトキシシラン８９
Ｐａの混合ガスをノズルを通して導入し、このガス雰囲
気下でＡｕ−Ｓｉ−Ｂｅ合金イオン源から、加速エネル
ギ−６０ＫｅＶのシリコンイオンを照射し、前記孔Ｈ１
内全体を酸化シリコン膜２６ｂで埋める。Furthermore, as shown in FIG. 2(c), as in the case of Example 1, the beam irradiation area was set to cover the entire hole H1, and oxygen 44 Pa and tetramethoxysilane 89
A mixed gas of Pa is introduced through the nozzle, and in this gas atmosphere, silicon ions with an acceleration energy of 60 KeV are irradiated from an Au-Si-Be alloy ion source to form the hole H1.
The entire inside is filled with a silicon oxide film 26b.
【００３９】さらに図２（ｄ） に示すように、広域加
速ＦＩＢ装置のステージ３８の位置合わせを行った後加
速エネルギ−２５ｋｅＶのＧａ集束イオンビームを用い
たスパッタエッチングにより上層配線１２ｂに到達しな
いように孔の内部に層間絶縁膜を貫通して下層配線１２
ａに到達する小孔Ｈ２を形成する。Furthermore, as shown in FIG. 2(d), after aligning the stage 38 of the wide-area acceleration FIB device, sputter etching is performed using a Ga focused ion beam with an acceleration energy of 25 keV to prevent it from reaching the upper layer wiring 12b. The lower layer wiring 12 is inserted into the hole by penetrating the interlayer insulating film.
A small hole H2 is formed that reaches point a.
【００４０】最後に図２（ｅ） に示すように、試料室
内の圧力が１×１０−５ＰａになるまでＷ（ＣＯ）６
をノズルを通して導入し、加速エネルギ−２５ｋｅＶの
Ｇａ集束イオンビームを照射してＷ膜１３を形成した。Finally, as shown in Fig. 2(e), W(CO)6 was added until the pressure inside the sample chamber reached 1 x 10-5 Pa.
was introduced through a nozzle and irradiated with a Ga focused ion beam with an acceleration energy of 25 keV to form the W film 13.
【００４１】このようにしてアスペクト比が高い場合に
も極めて短時間で容易に下層配線からの取り出しを行う
ことができる。In this way, even when the aspect ratio is high, it is possible to easily take out the wiring from the lower layer wiring in a very short time.
【００４２】なお、前記実施例では２層配線の場合につ
いて説明したが、３層以上の場合にも適用可能であるこ
とはいうまでもないい。[0042] In the above embodiment, the case of two-layer wiring was explained, but it goes without saying that it is also applicable to a case of three or more layers.
【００４３】また、前記実施例では、孔の形成、絶縁膜
の形成、引き出し配線の形成のすべてを集束ビームを用
いて行ったが、絶縁膜の形成のみに集束ビームを用い、
他については通常の方法を適用しても、絶縁膜が必要領
域のみに短時間で形成可能であるという効果を得ること
はでき、有効である。Furthermore, in the above embodiment, the formation of the hole, the formation of the insulating film, and the formation of the lead wiring were all performed using a focused beam, but the focused beam was used only for the formation of the insulating film.
Even if ordinary methods are applied to other matters, the effect that an insulating film can be formed only in a necessary region in a short time can be obtained, which is effective.
【００４４】この方法は完成した半導体装置の解析など
において特に有効であるが、通常の半導体製造プロセス
で用いるようにしてもよいことはいうまでもない。Although this method is particularly effective in analyzing completed semiconductor devices, it goes without saying that it may also be used in normal semiconductor manufacturing processes.
【００４５】[0045]
【発明の効果】以上説明してきたように、本発明によれ
ば、多層配線部のパッシベーション層、上層配線を貫通
して層間絶縁膜まで到達するように孔を形成し、この孔
の中にシリコン集束イオンビームを用いて絶縁膜を形成
し、さらにこの絶縁膜を貫通して下層配線に達するよう
に孔を開け、この孔内に露呈する下層配線にコンタクト
するように配線を形成しているため、短時間で必要領域
のみに絶縁膜を形成することが可能となり、容易に配線
の取り出しを行うことが可能となる。As described above, according to the present invention, a hole is formed so as to penetrate through the passivation layer and the upper layer wiring of the multilayer wiring section and reach the interlayer insulating film, and silicon This method uses a focused ion beam to form an insulating film, then drills a hole through the insulating film to reach the underlying wiring, and forms the wiring to contact the underlying wiring exposed inside the hole. , it becomes possible to form an insulating film only in a necessary area in a short time, and it becomes possible to easily take out wiring.
【図１】本発明の第１の実施例の配線形成方法を示す工
程説明図。FIG. 1 is a process explanatory diagram showing a wiring forming method according to a first embodiment of the present invention.
【図２】本発明の第１の実施例の方法に用いられる広域
ＦＩＢ装置を示す説明図。FIG. 2 is an explanatory diagram showing a wide area FIB device used in the method of the first embodiment of the present invention.
【図３】本発明の第２の実施例の配線形成方法を示す工
程説明図。FIG. 3 is a process explanatory diagram showing a wiring forming method according to a second embodiment of the present invention.
【図４】従来例の配線を示す図。FIG. 4 is a diagram showing wiring in a conventional example.
１ パッシベーション層 ２ 配線 ３ 配線 １２ａ 下層配線 １２ｂ 上層配線 １３ 配線 １５ 絶縁膜 １６ 絶縁膜 ３１ イオン発生源 ３２ 拡大レンズ ３３ 質量分離装置 ３４ 偏向器 ３５ 対物レンズ ３６ 試料 ３７ 集束イオンビーム 1 Passivation layer 2 Wiring 3 Wiring 12a Lower layer wiring 12b Upper layer wiring 13 Wiring 15 Insulating film 16 Insulating film 31 Ion source 32 Magnifying lens 33 Mass separation device 34 Deflector 35 Objective lens 36 Sample 37 Focused ion beam
Claims (3)
び第２の配線層を含む半導体装置の第１の配線層への配
線取り出しを行う方法において上層側の第２の配線を貫
通して層間絶縁膜まで到達するように第１の孔を形成す
る第１の孔形成工程と前記孔の中にシリコン集束イオン
ビームを用いて絶縁膜を形成する絶縁膜形成工程と、さ
らにこの絶縁膜を貫通して前記第１の孔の領域内で下層
側の第１の配線に達するように第２の孔を開ける第２の
孔形成工程と、この第２の孔内に露呈する第１の配線に
コンタクトするように第３の配線を形成する第３の配線
形成工程とを含むようにしたことを特徴とする配線形成
方法。Claim 1. In a method for taking out wiring to a first wiring layer of a semiconductor device including first and second wiring layers formed on the surface of a semiconductor substrate, a second wiring on an upper layer side is penetrated to connect an interlayer. A first hole forming step of forming a first hole to reach the insulating film, an insulating film forming step of forming an insulating film in the hole using a silicon focused ion beam, and further penetrating the insulating film. a second hole forming step in which a second hole is formed in the region of the first hole so as to reach the first wiring on the lower layer side; A method for forming a wiring, comprising: a third wiring formation step of forming a third wiring so as to be in contact with the third wiring.
び第２の配線層を含む半導体装置の第１の配線層への配
線取り出しを行う方法において上層側の第２の配線を貫
通して層間絶縁膜まで到達するように集束ビームスパッ
タエッチングを用いて第１の孔を形成する第１の孔形成
工程と前記孔の中にシリコン集束イオンビームを用いて
絶縁膜を形成する絶縁膜形成工程と、さらにこの絶縁膜
を貫通して前記第１の孔の領域内で下層側の第１の配線
に達するように集束ビームスパッタエッチングを用いて
第２の孔を開ける第２の孔形成工程と、この第２の孔内
に露呈する第１の配線にコンタクトするように集束ビー
ムを用いて第３の配線を形成する第３の配線形成工程と
を含むようにしたことを特徴とする配線形成方法。2. In a method for taking out wiring to the first wiring layer of a semiconductor device including first and second wiring layers formed on the surface of a semiconductor substrate, the second wiring on the upper layer side is penetrated to form an interlayer. a first hole forming step of forming a first hole using focused beam sputter etching so as to reach the insulating film; and an insulating film forming step of forming an insulating film in the hole using a silicon focused ion beam. further, a second hole forming step of drilling a second hole using focused beam sputter etching so as to penetrate the insulating film and reach the first wiring on the lower layer side within the region of the first hole; a third wiring forming step of forming a third wiring using a focused beam so as to contact the first wiring exposed in the second hole; .
び第２の配線層を含む半導体装置の第１の配線層への配
線取り出しを行う方法において上層側の第２の配線を貫
通して層間絶縁膜まで到達するように第１の孔を形成す
る第１の孔形成工程と前記孔の中に前記孔の内壁から内
側へ所定の間隔をおいた領域内にシリコン集束イオンビ
ームを用いて絶縁膜を形成する第１の絶縁膜形成工程と
、前記第１の孔全体にシリコン集束イオンビームを用い
て絶縁膜を埋め込む第２の絶縁膜形成工程と、さらにこ
の絶縁膜を貫通して前記第１の孔の領域内で下層側の第
１の配線に達するように第２の孔を開ける第２の孔形成
工程と、この第２の孔内に露呈する第１の配線にコンタ
クトするように第３の配線を形成する第３の配線形成工
程とを含むようにしたことを特徴とする配線形成方法。3. In a method for taking out wiring to the first wiring layer of a semiconductor device including first and second wiring layers formed on the surface of a semiconductor substrate, the second wiring on the upper layer side is penetrated to form an interlayer. A first hole forming step in which a first hole is formed to reach the insulating film; and a silicon focused ion beam is used to insulate a region in the hole at a predetermined distance from the inner wall of the hole. a first insulating film forming step of forming a film; a second insulating film forming step of embedding an insulating film in the entire first hole using a silicon focused ion beam; a second hole forming step in which a second hole is formed in the area of the first hole so as to reach the first wiring on the lower layer side; A wiring forming method, comprising: a third wiring forming step of forming a third wiring.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3469291A JPH04273463A (en) | 1991-02-28 | 1991-02-28 | Formation of wiring |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3469291A JPH04273463A (en) | 1991-02-28 | 1991-02-28 | Formation of wiring |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04273463A true JPH04273463A (en) | 1992-09-29 |
Family
ID=12421432
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3469291A Pending JPH04273463A (en) | 1991-02-28 | 1991-02-28 | Formation of wiring |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04273463A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019040724A (en) * | 2017-08-24 | 2019-03-14 | 株式会社日立製作所 | Processing method, semiconductor device and machining device |
-
1991
- 1991-02-28 JP JP3469291A patent/JPH04273463A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019040724A (en) * | 2017-08-24 | 2019-03-14 | 株式会社日立製作所 | Processing method, semiconductor device and machining device |
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