JPH04249426A - Ｄ／ａ変換器 - Google Patents
Ｄ／ａ変換器Info
- Publication number
- JPH04249426A JPH04249426A JP1509091A JP1509091A JPH04249426A JP H04249426 A JPH04249426 A JP H04249426A JP 1509091 A JP1509091 A JP 1509091A JP 1509091 A JP1509091 A JP 1509091A JP H04249426 A JPH04249426 A JP H04249426A
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- Japan
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- voltage
- circuit
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- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- 230000005540 biological transmission Effects 0.000 claims description 13
- 239000000872 buffer Substances 0.000 claims description 2
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- 238000010586 diagram Methods 0.000 description 8
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- 238000006243 chemical reaction Methods 0.000 description 3
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- 230000003321 amplification Effects 0.000 description 2
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Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はＤ／Ａ変換器に関し、特
にＩＳＤＮ・Ｕインターフェース送信回路の集積回路化
に適したＤ／Ａ変換器に関する。
にＩＳＤＮ・Ｕインターフェース送信回路の集積回路化
に適したＤ／Ａ変換器に関する。
【０００２】
【従来の技術】従来、かかるＩＳＤＮ・Ｕインターフェ
ース・トランシーバのＣＭＯＳ集積化が進展しており、
その伝送方式については、ＡＮＳＩ規格に沿った２Ｂ１
Ｑラインコード方式による２Ｂ＋Ｄ（１６０Ｋｂｐｓ）
伝送が最も有力となっている。この伝送方式は±３およ
び±１の４レベルの送信コードが必要であり、特に送信
部アナログフロントエンドの集積化においては、通常２
ビットの電荷再配分型Ｄ／Ａ変換器が用いられる。この
送信部のロールオフ周波数は８０ＫＨｚであり、Ｄ／Ａ
変換器の出力にはロールオフフィルタが設置され、更に
ラインドライバーを経て４線２線ハイブリッドにいたる
。
ース・トランシーバのＣＭＯＳ集積化が進展しており、
その伝送方式については、ＡＮＳＩ規格に沿った２Ｂ１
Ｑラインコード方式による２Ｂ＋Ｄ（１６０Ｋｂｐｓ）
伝送が最も有力となっている。この伝送方式は±３およ
び±１の４レベルの送信コードが必要であり、特に送信
部アナログフロントエンドの集積化においては、通常２
ビットの電荷再配分型Ｄ／Ａ変換器が用いられる。この
送信部のロールオフ周波数は８０ＫＨｚであり、Ｄ／Ａ
変換器の出力にはロールオフフィルタが設置され、更に
ラインドライバーを経て４線２線ハイブリッドにいたる
。
【０００３】図３はかかる従来の一例を示すＤ／Ａ変換
器のブロック図である。図３に示すように、従来のＤ／
Ａ変換器１Ａは入力端子７から４値送信バイナリコード
を入力する２進重み付け回路２と、重み付けの方式に応
じて電圧センス型または電流センス型のバッファ増幅器
で構成した演算増幅器３とを有する。このＤ／Ａ変換器
１Ａの出力８Ａはロールオフフィルタ５を介してライン
ドライバー６に供給される。このロールオフフィルタ５
はカットオフ８０ＫＨｚの連続時間ローパスフィルタ（
ＬＰＦ）で構成されるが、ＣＭＯＳ集積回路では２次〜
３次のフィルタとなる。かかるＤ／Ａ変換器１Ａやロー
ルオフフィルタ５およびラインドライバー６はすべてＣ
ＭＯＳ集積化が可能である。このうち、Ｄ／Ａ変換器１
Ａについては、２進重み付け回路２がＣアレイ型の電圧
出力のとき演算増幅器３は電圧ホロワ接続となる。また
、この重み付け回路２が電荷量出力のＣアレイ型のとき
、演算増幅器３は仮想接地点を信号入力とするＩ／Ｖ変
換のための増幅器となる。尚、送信ロールオフフィルタ
５は通常２次〜３次のアクティブフィルタであり、バタ
ーワース特性が用いられる。
器のブロック図である。図３に示すように、従来のＤ／
Ａ変換器１Ａは入力端子７から４値送信バイナリコード
を入力する２進重み付け回路２と、重み付けの方式に応
じて電圧センス型または電流センス型のバッファ増幅器
で構成した演算増幅器３とを有する。このＤ／Ａ変換器
１Ａの出力８Ａはロールオフフィルタ５を介してライン
ドライバー６に供給される。このロールオフフィルタ５
はカットオフ８０ＫＨｚの連続時間ローパスフィルタ（
ＬＰＦ）で構成されるが、ＣＭＯＳ集積回路では２次〜
３次のフィルタとなる。かかるＤ／Ａ変換器１Ａやロー
ルオフフィルタ５およびラインドライバー６はすべてＣ
ＭＯＳ集積化が可能である。このうち、Ｄ／Ａ変換器１
Ａについては、２進重み付け回路２がＣアレイ型の電圧
出力のとき演算増幅器３は電圧ホロワ接続となる。また
、この重み付け回路２が電荷量出力のＣアレイ型のとき
、演算増幅器３は仮想接地点を信号入力とするＩ／Ｖ変
換のための増幅器となる。尚、送信ロールオフフィルタ
５は通常２次〜３次のアクティブフィルタであり、バタ
ーワース特性が用いられる。
【０００４】図４は図３におけるＤ／Ａ変換出力および
歪み電圧の特性図である。図４（ａ）に示すように、こ
のＤ／Ａ出力は±３および±１の電圧比を表わす。また
、図４（ｂ）に示すように、かかる歪み（ディストーシ
ョン）は信号周期Ｔで表われてくる。
歪み電圧の特性図である。図４（ａ）に示すように、こ
のＤ／Ａ出力は±３および±１の電圧比を表わす。また
、図４（ｂ）に示すように、かかる歪み（ディストーシ
ョン）は信号周期Ｔで表われてくる。
【０００５】要するに、従来のＤ／Ａ変換器１Ａは演算
増幅器３のスルーレイトが一定である。
増幅器３のスルーレイトが一定である。
【０００６】
【発明が解決しようとする課題】上述した従来のＤ／Ａ
変換器は、理想状態では±３、±１の電圧比を８０ＫＨ
ｚのレートで出力するはずであるが、実際には演算増幅
器のスルーレイトが一定であるため、図４（ａ）に示す
ように、３レベルと１レベルとでは送出パルス中心位置
がずれてしまう。これによって発生する非線形歪は図４
（ｂ）のようになり、Ｄ／Ａ変換器のセットリング時間
τに比例し、信号周期Ｔに反比例する値となる。これに
対して、信号周期Ｔに対して演算増幅器のスルーレイト
を十分向上させれば歪電力を低く抑えることは可能であ
るが、ＣＭＯＳ演算増幅器の能力からみて十分な効果は
得にくい。また、ロールオフフィルタでの低減もそれほ
ど期待できないから、この送出信号歪による符号間干渉
の発生については、信号のデューティ比を５０より上に
設定するしかないが、その場合は直流電力成分の発生が
避けられないという欠点をもっている。
変換器は、理想状態では±３、±１の電圧比を８０ＫＨ
ｚのレートで出力するはずであるが、実際には演算増幅
器のスルーレイトが一定であるため、図４（ａ）に示す
ように、３レベルと１レベルとでは送出パルス中心位置
がずれてしまう。これによって発生する非線形歪は図４
（ｂ）のようになり、Ｄ／Ａ変換器のセットリング時間
τに比例し、信号周期Ｔに反比例する値となる。これに
対して、信号周期Ｔに対して演算増幅器のスルーレイト
を十分向上させれば歪電力を低く抑えることは可能であ
るが、ＣＭＯＳ演算増幅器の能力からみて十分な効果は
得にくい。また、ロールオフフィルタでの低減もそれほ
ど期待できないから、この送出信号歪による符号間干渉
の発生については、信号のデューティ比を５０より上に
設定するしかないが、その場合は直流電力成分の発生が
避けられないという欠点をもっている。
【０００７】本発明の目的は、かかる歪みを低減させる
ことのできるＤ／Ａ変換器を提供することにある。
ことのできるＤ／Ａ変換器を提供することにある。
【０００８】
【課題を解決するための手段】本発明のＤ／Ａ変換器は
、４値送出コードによって切り替わる２進重み付け回路
と、この重み付けされた電荷量を電圧に変換するか或い
は重み付けされた電圧出力をバッファリングする演算増
幅器と、前記４値送出コードの変化点において前記演算
増幅器の初段バイアス電流をダイナミックに増減させる
ためのスルーレイト・ブースター回路とを有し、前記ス
ルーレイト・ブールター回路はバイアス電流の切り換え
により前記演算増幅器のＤＣ動作点を変化させてＡＣ動
作を行わせ、信号のスルーイング時のみに動作させるよ
うに構成される。
、４値送出コードによって切り替わる２進重み付け回路
と、この重み付けされた電荷量を電圧に変換するか或い
は重み付けされた電圧出力をバッファリングする演算増
幅器と、前記４値送出コードの変化点において前記演算
増幅器の初段バイアス電流をダイナミックに増減させる
ためのスルーレイト・ブースター回路とを有し、前記ス
ルーレイト・ブールター回路はバイアス電流の切り換え
により前記演算増幅器のＤＣ動作点を変化させてＡＣ動
作を行わせ、信号のスルーイング時のみに動作させるよ
うに構成される。
【０００９】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１０】図１は本発明の一実施例を示すＤ／Ａ変換
器のブロック図である。図１に示すように、本実施例の
Ｄ／Ａ変換器１は４値送出バイナリ・コードを入力端子
７を介して入力するＣアレイ型２進重み付け回路２と、
演算増幅器３およびスルーレイト・ブールター回路４と
を有する。また、Ｄ／Ａ変換器１の出力段に接続される
ロールオフフィルタ５とラインドライバー６とは前述し
た従来例と同様である。本実施例が従来例と異なるのは
、スルーレイト・ブースター回路４を設けたことにある
。このブースター回路４は入力端子７から入力された４
値（２Ｂｉｔ）のコードのうちＭＳＢの変化点を検出す
ることにより、±３レベルの出力が行われることを判断
し、２進重み付け回路２の変化、すなわちＤ／Ａ変換器
１のセットリング開始と同時に、演算増幅器３の初段の
バイアス電流を一時的に３倍にまで増やす。これにより
、ブースター回路４はセットリングタイムのずれを改善
することになる。
器のブロック図である。図１に示すように、本実施例の
Ｄ／Ａ変換器１は４値送出バイナリ・コードを入力端子
７を介して入力するＣアレイ型２進重み付け回路２と、
演算増幅器３およびスルーレイト・ブールター回路４と
を有する。また、Ｄ／Ａ変換器１の出力段に接続される
ロールオフフィルタ５とラインドライバー６とは前述し
た従来例と同様である。本実施例が従来例と異なるのは
、スルーレイト・ブースター回路４を設けたことにある
。このブースター回路４は入力端子７から入力された４
値（２Ｂｉｔ）のコードのうちＭＳＢの変化点を検出す
ることにより、±３レベルの出力が行われることを判断
し、２進重み付け回路２の変化、すなわちＤ／Ａ変換器
１のセットリング開始と同時に、演算増幅器３の初段の
バイアス電流を一時的に３倍にまで増やす。これにより
、ブースター回路４はセットリングタイムのずれを改善
することになる。
【００１１】図２は図１における演算増幅器とスルーレ
イト・ブースター回路の構成図である。図２に示すよう
に、スルーレイト・ブースター回路４は入力としてのス
イッチＳ１〜Ｓ４と、コンデンサやＭＯＳトランジスタ
と、ブースタ出力端子１２とを有している。また、演算
増幅器３を構成し且つ入力９，１０を有する差動増幅器
は通常のＤＣ電流源としてカレントミラーによる初段Ｄ
Ｃバイアス１１が加えられているが、それと並列に接続
されたカレントミラー回路は、ＭＯＳトランジスタ抵抗
と２つの相補動作するスイッチト容量をプルアップした
構造の電流ソースを持つ。このスイッチト容量は、入力
端子７から入力されたＭＳＢコードの立ち上がりエッジ
および立ち下がりエッジでそれぞれスイッチを介してＭ
ＯＳトランジスタ抵抗に接続され、また相補的なタイミ
ングで容量に並列接続されたスイッチがオンして電荷を
放電する。すなわち、このスイッチト容量とＭＯＳ抵抗
から決まる時定数を持つｅｘｐ関数で減少していく過度
電流がカレントミラーを介して出力端子１２から演算増
幅器３の初段に加算されることになる。従って、ＭＳＢ
の振幅レベルがＬＳＢの振幅レベルの３倍である２Ｂ１
Ｑコードにおいては、この過度電流の実効値をトランジ
スタＴ１によるＤＣバイアス電流の２倍に設計すればよ
い。
イト・ブースター回路の構成図である。図２に示すよう
に、スルーレイト・ブースター回路４は入力としてのス
イッチＳ１〜Ｓ４と、コンデンサやＭＯＳトランジスタ
と、ブースタ出力端子１２とを有している。また、演算
増幅器３を構成し且つ入力９，１０を有する差動増幅器
は通常のＤＣ電流源としてカレントミラーによる初段Ｄ
Ｃバイアス１１が加えられているが、それと並列に接続
されたカレントミラー回路は、ＭＯＳトランジスタ抵抗
と２つの相補動作するスイッチト容量をプルアップした
構造の電流ソースを持つ。このスイッチト容量は、入力
端子７から入力されたＭＳＢコードの立ち上がりエッジ
および立ち下がりエッジでそれぞれスイッチを介してＭ
ＯＳトランジスタ抵抗に接続され、また相補的なタイミ
ングで容量に並列接続されたスイッチがオンして電荷を
放電する。すなわち、このスイッチト容量とＭＯＳ抵抗
から決まる時定数を持つｅｘｐ関数で減少していく過度
電流がカレントミラーを介して出力端子１２から演算増
幅器３の初段に加算されることになる。従って、ＭＳＢ
の振幅レベルがＬＳＢの振幅レベルの３倍である２Ｂ１
Ｑコードにおいては、この過度電流の実効値をトランジ
スタＴ１によるＤＣバイアス電流の２倍に設計すればよ
い。
【００１２】要するに、本実施例においては、送出レベ
ルごとに演算増幅器３のスルーレイトを切り替えてセッ
トリングタイムを一致させ、４値すべてにおいて、その
パルスの中心位置を揃えることにある。
ルごとに演算増幅器３のスルーレイトを切り替えてセッ
トリングタイムを一致させ、４値すべてにおいて、その
パルスの中心位置を揃えることにある。
【００１３】
【発明の効果】以上説明したように、本発明のＤ／Ａ変
換器は、Ｕインターフェース・２Ｂ１Ｑ方式のように多
値デジタルライン波形を送出するにあたり、大振幅動作
であることを送出コードから予め検出し、セットリング
動作時にのみ、演算増幅器の初段バイアス電流を増加さ
せるためのダイナミック・スルーレイト・ブースター回
路を動作させることにより、各電圧振幅のセットリング
タイムを一致させ、送出パルスのジッターを低減するこ
とができるという効果がある。
換器は、Ｕインターフェース・２Ｂ１Ｑ方式のように多
値デジタルライン波形を送出するにあたり、大振幅動作
であることを送出コードから予め検出し、セットリング
動作時にのみ、演算増幅器の初段バイアス電流を増加さ
せるためのダイナミック・スルーレイト・ブースター回
路を動作させることにより、各電圧振幅のセットリング
タイムを一致させ、送出パルスのジッターを低減するこ
とができるという効果がある。
【図１】本発明の一実施例を示すＤ／Ａ変換器のブロッ
ク図である。
ク図である。
【図２】図１における演算増幅器およびブースター回路
の構成図である。
の構成図である。
【図３】従来の一例を示すＤ／Ａ変換器のブロック図で
ある。
ある。
【図４】図３におけるＤ／Ａ変換出力および歪み電圧の
特性図である。
特性図である。
１ Ｄ／Ａ変換器
２ ２進重み付け回路
３ 演算増幅器
４ スルーレイト・ブースター回路５ ロ
ールオフ・フィルタ ６ ラインドライバ ７ ４値入力端子 ８ 演算増幅出力 ９，１０ 演算増幅差動入力 １１ 初段ＤＣバイアス １２ ブースタ出力 Ｓ１〜Ｓ４ ４値入力スイッチ
ールオフ・フィルタ ６ ラインドライバ ７ ４値入力端子 ８ 演算増幅出力 ９，１０ 演算増幅差動入力 １１ 初段ＤＣバイアス １２ ブースタ出力 Ｓ１〜Ｓ４ ４値入力スイッチ
Claims (1)
- 【請求項１】 ４値送出コードによって切り替わる２
進重み付け回路と、この重み付けされた電荷量を電圧に
変換するか或いは重み付けされた電圧出力をバッファリ
ングする演算増幅器と、前記４値送出コードの変化点に
おいて前記演算増幅器の初段バイアス電流をダイナミッ
クに増減させるためのスルーレイト・ブースター回路と
を有し、前記スルーレイト・ブースター回路はバイアス
電流の切り換えにより前記演算増幅器のＤＣ動作点を変
化させてＡＣ動作を行わせ、信号のスルーイング時のみ
に動作させることを特徴とするＤ／Ａ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1509091A JPH04249426A (ja) | 1991-02-06 | 1991-02-06 | Ｄ／ａ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1509091A JPH04249426A (ja) | 1991-02-06 | 1991-02-06 | Ｄ／ａ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04249426A true JPH04249426A (ja) | 1992-09-04 |
Family
ID=11879150
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1509091A Pending JPH04249426A (ja) | 1991-02-06 | 1991-02-06 | Ｄ／ａ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04249426A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017153017A (ja) * | 2016-02-26 | 2017-08-31 | ラピスセミコンダクタ株式会社 | 半導体装置 |
-
1991
- 1991-02-06 JP JP1509091A patent/JPH04249426A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017153017A (ja) * | 2016-02-26 | 2017-08-31 | ラピスセミコンダクタ株式会社 | 半導体装置 |
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