JPH04248589A - 表示データ試験装置および試験方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ラスタスキャン型ＣＲ
Ｔ表示装置のための表示データ生成装置の試験方式に関
する。

【０００２】コンピューターの出力装置には、ＣＲＴ表
示装置が一般的に用いられているが、ＣＲＴ表示装置に
は、コンピューターとのインタフェースがデジタル信号
によるものとアナログ信号によるものとがある。近年、
デジタル信号によるものはその姿を消しつつあり、現在
はより高機能なアナログ信号によるものが広く使用され
ている。

【０００３】パーソナルコンピューターにおける画面表
示については、現在、通常モードの横６４０ドット×縦
４００ドット表示のものが普及しているが、最近では、
高解像度モードの１１２０×７５０ドット表示のものも
数多く現れてきた。コンピューターには、そのような画
面表示を行なう手段が必要となるが、該手段を実現して
いるのが表示データ生成装置である。そして、表示デー
タ生成装置の試験は、表示系の技術進歩とは対照的に、
未だ極めて初歩的な手段によって実施されている。

【０００４】

【従来の技術】ＣＲＴ表示装置にデータを表示する場合
、表示を行なうべきデータは、ＣＲＴ表示装置に表示可
能な形式に表示データ生成装置で変換される。ｎプレー
ンからなるビデオＲＡＭを擁した表示データ生成装置に
よって変換されたデータは、ｎビットバラレルの表示デ
ータとしてデジタル−アナログ変換器（以後Ｄ／Ａ変換
器という）へ送出される。同時に、表示データ生成装置
からＤ／Ａ変換器へは、表示期間を表すＤＩＳＰ信号が
送出される。Ｄ／Ａ変換器は、表示データ生成装置から
のシグナル信号をアナログ信号へ変換し、該アナログ信
号をＣＲＴ表示装置へ送出する。

【０００５】公知のように、表示データ生成装置の動作
を確認する場合は、試験データを予め用意し、該試験デ
ータを実際にＣＲＴ表示装置上に表示させる。試験デー
タは点であったり幾何学的な図形であったりそれらの組
み合わせであったりする。試験者は、実際に目で画面に
映る表示内容を追い異常がないかを確かめる。そのため
、異常があるかないかの判断は、その時の試験者の主観
に左右されていた。

【０００６】

【発明が解決しようとする課題】上述したように、従来
の表示データ生成装置の試験は、試験者が実際に自らの
目でＣＲＴ表示装置の画面を見ることにより行なわれて
いた。試験者は試験の間中、常時ＣＲＴ表示装置の前で
画面を注視する必要があった。そのため、試験者にとっ
て試験作業はたいへん大きな負担となっていた。特に、
パーソナルコンピュータ製品の出荷時のように、１日に
例えば千台もの試験をしなければならない場合など、試
験者の目にかかってくる負担は計り知れないものがあっ
た。試験者の目の疲労が、直接試験結果に影響を及ぼす
こともあった。

【０００７】このように従来の試験は、試験者の目を通
じて、その時の試験者の主観的な判断に頼って行なわれ
ていた。そのため、客観的で正確な試験結果は期待でき
なかった。本発明は、このような従来の問題点に鑑み、
客観的で正確な試験結果を迅速に得る手段を提供するこ
とを目的とする。

【０００８】

【課題を解決するための手段】本発明によれば、上述の
目的は、前記特許請求の範囲に記載した手段により達成
される。

【０００９】すなわち、請求項１の発明は、Ｄ／Ａ変換
器３に入力されるＮビットからなる表示データの中から
トリガーを選択するＮ：１セレクタ８と、該Ｎ：１セレ
クタ８に選択信号を送出する選択信号レジスタ６と、Ｎ
ビットの表示データをラッチするＮビットラッチ１０と
、該Ｎビットラッチ１０のラッチ動作を許可するラッチ
許可レジスタ７と、前記Ｎビットラッチ１０にラッチ動
作を指示するＮＡＮＤ回路９と、ラッチ動作の完了を伝
えるためのディレイ回路１１とから構成され、被ラッチ
データである表示データ自体の中から任意に指定した１
ビットをトリガーとして該表示データのラッチを行なう
手段と、該ラッチデータをＣＰＵ１へ送出する手段を設
けた表示データ試験装置５である。

【００１０】また、請求項２の発明は、画面上に複数の
トリガーポイントを設け、該トリガーポイントを請求項
１記載の表示データ試験装置５のトリガーとして、該表
示データ試験装置５を用いてトリガーポイントの表示デ
ータをラッチし、該ラッチデータの内容をＣＰＵ１で照
合処理する手段を設け、前記画面上の複数のトリガーポ
イントの表示データを連続して試験する表示データ試験
方法である。

【００１１】

【作用】図１は、本発明による表示データ試験装置に関
係するシステムの構成概要図を示している。図１に示す
ように、試験装置５は、Ｎ：１セレクタ８を制御する選
択信号レジスタ６、Ｎビットラッチ１０のラッチを制御
するラッチ許可レジスタ７、表示用デジタルデータのど
れをトリガーとするかを選択するＮ：１セレクタ８、Ｎ
ビットラッチ１０にラッチのタイミングを指示するＮＡ
ＮＤ回路９、表示用デジタルデータをラッチするＮビッ
トラッチ１０、およびラッチ許可レジスタ７をリセット
するディレイ回路１１とで構成される。

【００１２】表示を行なうべきデータは、表示データ生
成装置２で変換されＤ／Ａ変換器３へ送られる。表示デ
ータ生成装置２で変換されたＣＲＴ表示用デジタルデー
タは、Ｄ／Ａ変換器３でアナログデータへ変換され、Ｃ
ＲＴ表示装置４へ出力される。ＣＲＴ表示装置４は、該
アナログデータを表示画面上に出力する。

【００１３】試験装置５は、ＣＰＵ１からの情報を選択
信号レジスタ６およびラッチ許可レジスタ７で入力し、
Ｄ／Ａ変換器３入力前の表示用デジタルデータをＤ／Ａ
変換器３入力前の表示用デジタルデータ自身をトリガー
としてＮビットラッチ１０でラッチし、該ラッチデータ
をＣＰＵ１へ出力できるように構成されている。

【００１４】ＣＰＵ１は、選択信号レジスタ６へＤ／Ａ
変換器３入力前の表示用デジタルデータの中からトリガ
ーを抽出するための情報、およびラッチ許可レジスタ７
へＮビットラッチ１０のラッチ動作を許可するかを決め
る情報を出力する。Ｎ：１セレクタ８は、Ｎビットから
なる表示用デジタルデータを入力し、該Ｎビットの中か
ら選択信号レジスタ６によって指示された１ビットを選
択し、該１ビットをトリガーとして出力する。

【００１５】Ｎビットラッチ１０は、ＮＡＮＤ回路９か
らのラッチパルスを検知してラッチを行なう。ＮＡＮＤ
回路９は、通常はＨＯＬＤ信号を出力してＮビットラッ
チ１０の過去の状態を保持しているが、表示期間を表す
ＤＩＳＰ信号、Ｎ：１セレクタ８から出力されるトリガ
ー、およびラッチ許可レジスタ７から出力されるラッチ
許可信号の３つがセットされると、ラッチパルスを出力
し、Ｎビットラッチ１０に表示用デジタルデータのラッ
チを指示する。ＮＡＮＤ回路９から出力されるラッチパ
ルスは、同時にディレイ回路１１に伝わり、ディレイ回
路１１は、ラッチ許可レジスタ７をリセットする。ラッ
チ許可レジスタ７がリセットされることにより、ＣＰＵ
１は目的の表示用デジタルデータのラッチが完了したこ
とを検知し、ＮＡＮＤ回路９は再びＨＯＬＤ信号をＮビ
ットラッチ１０へ向けて出力する。

【００１６】

【実施例】本実施例では、４プレーンからなるビデオＲ
ＡＭを擁した表示データ生成装置２を想定しており、該
表示データ生成装置２から出力される表示用デジタルデ
ータは４ビットで構成されることとする。

【００１７】図２は、ＣＰＵ１と試験装置５を接続する
場合に取り決める入出力情報の例を示している。図２（
ａ）は、ＣＰＵ１が試験装置５へ出力する書き込み情報
の内容を、図２（ｂ）は、ＣＰＵ１が試験装置５から入
力する読み込み情報の内容をそれぞれ示している。図２
に示すように、書き込み、読み込み情報は、各々８ビッ
トで構成され、バス幅は８ビットとなっている。図中、
ｂｍは書き込みあるいは読み込み情報の第ｍビットを示
している。すなわち、ｂ０は第０ビットを示し、ｂ１は
第１ビットを示している。枠で囲われたそれぞれの文字
は、そのビットの名称を表している。

【００１８】書き込み情報の第７ビットは、”ｓｔａｒ
ｔ”ビットで、ラッチ許可レジスタ７へ送られるが、該
ビットを１にすることにより、Ｎビットラッチ１０のラ
ッチ動作が許可される。書き込み情報の第６・第５ビッ
トは、選択信号レジスタへ送られるが、２ビットの情報
量があるので４種類の選択を指示することが可能である
。”ＴＳＥＬ１”，”ＴＳＥＬ０”ビットを使用するこ
とで、４本のデータ線からなる表示用デジタルデータか
ら１本のデータ線をトリガーとして選択することができ
る。

【００１９】読み込み情報の第７ビットは”ｒｅａｄｙ
”ビットで、Ｎビットラッチ１０のラッチ動作が完了し
たことを知らせるために、ラッチ許可レジスタ７から出
力されるものであり、該ビットが０になることを監視す
ることにより、ＣＰＵはラッチの完了を知ることができ
る。第６・第５ビットは、選択信号レジスタ６からの出
力であり、第３〜第０ビットは、Ｎビットラッチ１０か
ら出力される４ビットからなる表示用デジタルデータを
ラッチしたラッチデータが格納される。

【００２０】図３および図４は、試験装置５の回路構成
例を示している。図３における信号線”ＴＳＥＬ１”，
”ＴＳＥＬ０”，”ｓｔａｒｔ”，”Ｓ０”，”Ｓ１”
，”＊ＲＥＡＤＹ”、並びに図４における”Ｑ０”，”
Ｑ１”，”Ｑ２”，”Ｑ３”は、図２における入出力情
報と対応している。図３の”ＤＩＳＰ”は、表示期間を
表すＤＩＳＰ信号線と接続し、図３および図４における
”Ｐ０”，”Ｐ１”，”Ｐ２”，”Ｐ３”は、Ｄ／Ａ変
換器３入力前の４ビットからなる表示用デジタルデータ
の４本のデータ線と接続する。図３の”ＨＯＬＤ”は、
図４の”ＨＯＬＤ”へつながっている。”クロック”は
ドットクロックであり画素毎のクロックである。

【００２１】図３では、Ｎ：１セレクタ（本実施例では
４：１セレクタ）８、選択信号レジスタ６、ラッチ許可
レジスタ７、およびＮＡＮＤ回路９が示されている。選
択信号レジスタ６はＤ−フリップフロップ回路（以後Ｄ
−ＦＦと称する）で構成され、ＯＲ回路１２からの出力
を元に、ＣＰＵ１から受けとる２ビットの情報ＴＳＥＬ
１・ＴＳＥＬ０から２ビットの情報Ｓ１・Ｓ０を出力し
てこれを４：１セレクタ８に送出する。ラッチ許可レジ
スタ７はＤ−ＦＦで構成され、ＯＲ回路１２からの出力
を基に、ＣＰＵ１から受けとる“ｓｔａｒｔ”ビットの
情報をＮＡＮＤ回路９へ送出する。このとき図３では、
２段のＤ−ＦＦを介してＮＡＮＤ回路９に接続されてい
るが、該２つのＤ−ＦＦは同期を取るために挿入したも
のである。４：１セレクタ８は、選択信号レジスタ６か
らの出力に応じて、４本の入力線Ｐ３〜Ｐ０の中から所
定の１本を選択し、該１本をトリガーとして、ＮＡＮＤ
回路９へ送出する。４本の入力線は、試験装置５が取り
込むＤ／Ａ変換器３入力前の４ビットからなる表示用デ
ジタルデータの４本のデータ線に対応するものである。 ＮＡＮＤ回路９は、表示期間を表すＤＩＳＰ信号、トリ
ガー、およびラッチ許可信号の３つがセットされた場合
に、０を出力し、１段のＤ−ＦＦを介してＮビットラッ
チ１０へ送出されているＨＯＬＤ信号を０にする。ラッ
チ許可レジスタ７のＲＳＴ端子は、ディレイ回路１１の
出力線に接続されており、ディレイ回路１１からリセッ
ト信号の０を受けるとラッチ許可レジスタ７はリセット
する。このとき＊ＲＥＡＤＹが１から０になるので、ラ
ッチ動作の完了が検知できる。

【００２２】図４は、４ビットラッチの回路構成例を示
している。図４に示すように、１ビットをラッチするた
めに、第１段、第２段のＤ−ＦＦと２：１セレクタを設
ける。第２段のＤ−ＦＦの出力は、２：１セレクタの入
力へ帰還させる。２：１セレクタの制御端子には、ＨＯ
ＬＤ信号線を接続し、ＨＯＬＤ信号が１のときは、第２
段のＤ−ＦＦの出力を出力し、ＨＯＬＤ信号が０のとき
は、第１段のＤ−ＦＦの出力を出力するように構成され
ている。４ビットラッチは、ＨＯＬＤ信号が１のときは
出力Ｑ０〜Ｑ３の状態を保ち、ＨＯＬＤ信号が０のとき
は出力Ｑ０〜Ｑ３の状態を変え、その時の入力Ｐ０〜Ｐ
３を出力する。

【００２３】なお、ディレイ回路１１は、３段のＤ−Ｆ
Ｆを直列に接続し、入力をＨＯＬＤ信号線に、出力をラ
ッチ許可レジスタ７のＲＳＴ端子に接続するように構成
する。回路図は省略してある。ディレイ回路１１は、Ｎ
ビットラッチ１０のラッチ動作完了を伝える役割を担っ
ている。

【００２４】図５は、本発明による試験装置におけるラ
ッチ動作を表すタイミングチャートである。図中、最上
段はクロック信号、次段はラッチ許可信号、その下がＰ
０で、該Ｐ０がトリガーとして選択されており、ＤＩＳ
Ｐ信号は１になっていると仮定する。図中、英字符Ａで
示す時間でトリガーがかかっており、２クロック遅れて
英字符Ａの時間における入力情報（Ｐ０＝１，Ｐ１＝０
，Ｐ２＝１，Ｐ３＝１）が出力（Ｑ０＝１，Ｑ１＝０，
Ｑ２＝１，Ｑ３＝１）に現れている。また、英字符Ａの
時間から６クロック遅れた時間でもＰ０＝１であるが、
ラッチ許可信号がオフになっているのでラッチトリガー
はかからず、出力Ｑ０〜Ｑ３は前の状態を保っている。

【００２５】図６は、本発明による試験方法のアルゴリ
ズムを説明するための図である。図６は、横１１２０ド
ット、縦７５０ドットのＣＲＴ表示装置の画面イメージ
となっている。画面上の各ドットには座標を設け左上を
原点としてある。左から右方向がＸ軸方向であり、上か
ら下方向がＹ軸方向である。図６の画面上、白いドット
の集まりから４本の縦方向の直線が描かれている。４本
の直線は座標を用いて図中左からそれぞれ、｛（Ｘａ，
Ｙ）；１≦Ｙ≦７４９｝、｛（Ｘａ＋２８０，Ｙ）；０
≦Ｙ≦７４９｝、｛（Ｘａ＋５６０，Ｙ）；０≦Ｙ≦７
４９｝、｛（Ｘａ＋８４０，Ｙ）；０≦Ｙ≦７４９｝で
表される。Ｘａは、図６の画面上、左上方部に位置する
黒いドットのＸ座標であり０から２７９までの値を走査
する。該黒いドットの座標は（Ｘａ，０）で表される。

【００２６】図６に示すような白いドットからなる４本
の直線および１つの黒いドットを描く、４ビットの表示
用デジタルデータを表示データ生成装置２から出力する
ための手段を用意し、該手段を本発明による試験方法に
用いる。白いドットは（Ｐ３＝１，Ｐ２＝０，Ｐ１＝０
，Ｐ０＝０）、黒いドットは（Ｐ３＝１，Ｐ２＝１，Ｐ
１＝０，Ｐ０＝０）で表現するとする。

【００２７】図７および図８は、本発明による試験方法
のフローチャートを示している。図７のＳ５における処
理の詳細を図８に示すようにしてある。ここでは、図６
に示すような横１１２０ドット、縦７５０ドットのＣＲ
Ｔ表示装置の画面に対応した表示データ生成装置の試験
を想定してある。

【００２８】図７に示すように、１回、図６に示すよう
な１点と４直線を書く毎に、３０００（−７５０×４）
ドット分の試験を行なうようになっている。Ｘａおよび
Ｎはカウンタとして使われ、Ｎが３０００〜１の値を取
ることにより、画面に書いた全てのドットを試験し、Ｘ
ａが２７９〜０の値を取ることにより、画面上３０００
×２８０個の全てのドットを試験するようになっている
。カウンタのＸａは、図６に示した黒いドットのＸ座標
を示す役割も有している。

【００２９】図８は、画面に書いた各ドットを試験する
ためのフローチャートである。まず、表示データ生成装
置２から出力される４ビットからなる表示用デジタルデ
ータのＰ３〜Ｐ０の中からＰ２をトリガーにしてラッチ
を行なう。この時ラッチされるのは画面上で唯一Ｐ２が
１であるドット、すなわち図６で示した黒いドットを表
すデータ（Ｐ３＝１，Ｐ２＝１）である。該データ（Ｐ
３＝１，Ｐ２＝１）がラッチされると、今度は図６で示
した白いドットを表すデータ（Ｐ３＝１，Ｐ２＝０）を
順次ラッチしていき、ラッチデータを順次調べていく。 カウンタのＮが０になったときにラッチしたラッチデー
タが、図６で示す黒いドットを表すデータ（Ｐ３＝１，
Ｐ２＝１）であれば表示データ生成装置２の正常性が確
認できる。

【００３０】本例は、トリガー間の時間幅が２８０ドッ
トクロックの場合であり、ラッチデータと期待値の比較
等の処理が該時間幅に収まることが必要条件である。も
し該時間幅に収まらなければトリガー間の時間幅を拡げ
るために直線を２本にするなどすればよい。

【００３１】また、本発明による試験方法のアルゴリズ
ムを例えばＲＯＭ化し、本発明による試験装置５および
表示データ生成装置２と共に組み込めば、いつでも容易
に表示系の試験を行なうことができる。

【００３２】

【発明の効果】以上説明したように、本発明によれば、
非常に簡潔な回路構成で迅速に表示系の試験を行なうこ
とができる。しかも、本発明による試験は、試験者の主
観的な判断が一切入ることなく、大変信頼度の高いもの
となっている。さらに、視認による試験ではないので試
験者の目にかかる負担を軽減すると共に、試験を高速に
実施することができるという利点がある。

【図面の簡単な説明】

【図１】表示データ試験に係るシステム構成例を示す図
である。

【図２】ＣＰＵと試験装置間の入出力情報の例を示す図
である。

【図３】試験装置の回路構成の例を示す図である。

【図４】試験装置の回路構成の例を示す図である。

【図５】ラッチ動作のタイミングチャートを示す図であ
る。

【図６】試験アルゴリズムを説明するための図である。

【図７】試験方法のフローチャートを示す図である。

【図８】試験方法のフローチャートを示す図である。

【符号の説明】

１　　　　ＣＰＵ ２　　　　表示データ生成装置 ３　　　　Ｄ／Ａ変換器 ４　　　　ＣＲＴ表示装置 ５　　　　試験装置 ６　　　　選択信号レジスタ ７　　　　ラッチ許可レジスタ ８　　　　Ｎ：１セレクタ（実施例中では４：１セレク
タ）９　　　　ＮＡＮＤ回路 １０　　　　Ｎビットラッチ（実施例中では４ビットラ
ッチ） １１　　　　ディレイ回路 １２　　　　ＯＲ回路 １３　　　　Ｄ−ＦＦ １４　　　　２：１セレクタ

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　Ｄ／Ａ変換器（３）に入力されるＮビ
   ットからなる表示データの中からトリガーを選択するＮ
   ：１セレクタ（８）と、該Ｎ：１セレクタ（８）に選択
   信号を送出する選択信号レジスタ（６）と、Ｎビットの
   表示データをラッチするＮビットラッチ（１０）と、該
   Ｎビットラッチ（１０）のラッチ動作を許可するラッチ
   許可レジスタ（７）と、前記Ｎビットラッチ（１０）に
   ラッチ動作を指示するＮＡＮＤ回路（９）と、ラッチ動
   作の完了を伝えるためのディレイ回路（１１）とから構
   成され、被ラッチデータである表示データ自体の中から
   任意に指定した１ビットをトリガーとして該表示データ
   のラッチを行なう手段と、該ラッチデータをＣＰＵ（１
   ）へ送出する手段を設けたことを特徴とする表示データ
   試験装置（５）。
2. 【請求項２】　　画面上に複数のトリガーポイントを設
   け、該トリガーポイントを請求項１記載の表示データ試
   験装置のトリガーとして、該表示データ試験装置を用い
   てトリガーポイントの表示データをラッチし、該ラッチ
   データの内容をＣＰＵで照合処理する手段を設け、前記
   画面上の複数のトリガーポイントの表示データを連続し
   て試験することを特徴とする表示データ試験方法。