JPH04245472A - Semiconductor device - Google Patents
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- JPH04245472A JPH04245472A JP3010100A JP1010091A JPH04245472A JP H04245472 A JPH04245472 A JP H04245472A JP 3010100 A JP3010100 A JP 3010100A JP 1010091 A JP1010091 A JP 1010091A JP H04245472 A JPH04245472 A JP H04245472A
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Element Separation (AREA)
Abstract
Description
【０００１】0001
【産業上の利用分野】本発明は半導体装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device.
【０００２】0002
【従来の技術】従来のＣＭＯＳトランジスタでは、Ｎウ
エルとＰウエルの境界が直接接していた。2. Description of the Related Art In conventional CMOS transistors, the boundaries between the N-well and the P-well are in direct contact.
【０００３】0003
【発明が解決しようとする課題】したがって、寄生サイ
リスタが形成されてラッチアップが生じ易いという問題
点があった。また、ＮウエルとＰウエルとの間で不純物
が相互に拡散するため、相互拡散領域が素子形成領域と
して使用できず、各ウエルにおけるデッドエリアが広く
なるという問題点があった。[Problems to be Solved by the Invention] Therefore, there is a problem in that a parasitic thyristor is formed and latch-up is likely to occur. Furthermore, since impurities are mutually diffused between the N well and the P well, the interdiffusion region cannot be used as an element forming region, and there is a problem that the dead area in each well becomes large.
【０００４】本発明の第１の目的は、ラッチアップが生
じ難いＣＭＯＳトランジスタを提供することである。本
発明の第２の目的は、各ウエルにおけるデッドエリアを
低減可能なＣＭＯＳトランジスタを提供することである
。A first object of the present invention is to provide a CMOS transistor in which latch-up is less likely to occur. A second object of the present invention is to provide a CMOS transistor that can reduce the dead area in each well.
【０００５】[0005]
【課題を解決するための手段】本発明における半導体装
置は、、第１導電型の不純物がド−ピングされたエピタ
キシャル層と、第２導電型の不純物がド−ピングされた
拡散層と、エピタキシャル層の側壁部に絶縁材料を用い
て形成されエピタキシャル層と拡散層とを分離する分離
層とからなる。[Means for Solving the Problems] A semiconductor device according to the present invention includes an epitaxial layer doped with an impurity of a first conductivity type, a diffusion layer doped with an impurity of a second conductivity type, and an epitaxial layer doped with an impurity of a second conductivity type. It consists of a separation layer formed on the sidewalls of the layer using an insulating material and separating the epitaxial layer and the diffusion layer.
【０００６】[0006]
【実施例】図１（Ａ）〜（Ｈ）は、本発明の第１実施例
を模式的に示した製造工程断面図であり、ＣＭＯＳトラ
ンジスタのウエル形成工程を示したものである。DESCRIPTION OF THE PREFERRED EMBODIMENTS FIGS. 1A to 1H are cross-sectional views schematically showing the manufacturing process of a first embodiment of the present invention, and show the well forming process of a CMOS transistor.
【０００７】シリコン基板１には、通常のＩＣ製造に使
用されるＮ形またはＰ形のシリコンウエハが用いられる
。第１絶縁層２には、熱酸化法あるいはＣＶＤ法よって
形成された酸化シリコンが用いられる。フォトレジスト
３は、シリコン基板１に開口部を形成するときのエッチ
ングマスクとなるものである。第２絶縁層４ａには、熱
酸化法（必要に応じてＣＶＤ法によって形成してもよい
。）によって形成された酸化シリコンが用いられる。
分離層４は、第２絶縁層４ａを選択的に除去して形成し
たものであり、後述のエピタキシャル層５の側壁部に形
成されるものである。エピタキシャル層５は、Ｎ形の不
純物がド−ピングされたシリコンを用いて形成され、Ｃ
ＭＯＳトランジスタのＮウエルを構成するものである。
フォトレジスト６は、後述の拡散層７をイオン注入法で
形成する場合に、イオン注入のマスクとなるものである
。拡散層７は、シリコン基板１にＰ形の不純物をド−ピ
ングして形成されたものであり、ＣＭＯＳトランジスタ
のＰウエルを構成するものである。[0007] As the silicon substrate 1, an N-type or P-type silicon wafer used in normal IC manufacturing is used. For the first insulating layer 2, silicon oxide formed by a thermal oxidation method or a CVD method is used. The photoresist 3 serves as an etching mask when forming an opening in the silicon substrate 1. Silicon oxide formed by a thermal oxidation method (CVD method may be used if necessary) is used for the second insulating layer 4a. The separation layer 4 is formed by selectively removing the second insulating layer 4a, and is formed on the sidewall portion of the epitaxial layer 5, which will be described later. The epitaxial layer 5 is formed using silicon doped with N-type impurities, and is made of silicon doped with N-type impurities.
This constitutes an N-well of a MOS transistor. The photoresist 6 serves as a mask for ion implantation when a diffusion layer 7, which will be described later, is formed by an ion implantation method. The diffusion layer 7 is formed by doping the silicon substrate 1 with P-type impurities, and constitutes the P-well of the CMOS transistor.
【０００８】つぎに、図１（Ａ）〜（Ｈ）にしたがって
、製造方法の説明をする。Next, the manufacturing method will be explained with reference to FIGS. 1(A) to 1(H).
【０００９】（Ａ）シリコン基板１の主表面上に、酸化
シリコンからなる第１絶縁層２を熱酸化法あるいはＣＶ
Ｄ法を用いて全面に形成する。この第１絶縁層２上に所
定の形状のフォトレジスト３を形成する。(A) A first insulating layer 2 made of silicon oxide is formed on the main surface of a silicon substrate 1 by thermal oxidation or CVD.
It is formed on the entire surface using method D. A photoresist 3 having a predetermined shape is formed on this first insulating layer 2 .
【００１０】（Ｂ）フォトレジスト３をマスクとして、
第１絶縁層２およびシリコン基板１を順次エッチングし
、シリコン基板１に開口部を形成する。このシリコン基
板１の開口部の深さは２〜５μｍが好ましい。(B) Using the photoresist 3 as a mask,
The first insulating layer 2 and the silicon substrate 1 are sequentially etched to form an opening in the silicon substrate 1. The depth of the opening in this silicon substrate 1 is preferably 2 to 5 μm.
【００１１】（Ｃ）フォトレジスト３を除去した後、酸
化シリコンからなる第２絶縁層４ａを熱酸化法を用いて
全面に形成する。開口部の側壁部に形成される第２絶縁
層４ａの層厚は、フォトリソグラフィの精度によって適
宜選定すればよいが、通常は０．５〜２．０μｍである
。(C) After removing the photoresist 3, a second insulating layer 4a made of silicon oxide is formed over the entire surface using a thermal oxidation method. The layer thickness of the second insulating layer 4a formed on the side wall of the opening may be appropriately selected depending on the accuracy of photolithography, but is usually 0.5 to 2.0 μm.
【００１２】（Ｄ）エッチバック技術を用いて全面を均
一にエッチングし、開口部の底部に形成されている第２
絶縁層４ａを除去する。エッチバック技術により異方性
エッチングが行われるため、横方向へはほとんどエッチ
ングされない。したがって、開口部の側壁部に形成され
ている第２絶縁層４ａはほとんどエッチングされること
はなく、この部分が分離層４となって残る。(D) The entire surface is uniformly etched using an etch-back technique, and the second layer formed at the bottom of the opening is etched uniformly.
Insulating layer 4a is removed. Since anisotropic etching is performed using the etch-back technique, there is almost no etching in the lateral direction. Therefore, the second insulating layer 4a formed on the side wall of the opening is hardly etched, and this portion remains as the separation layer 4.
【００１３】（Ｅ）選択エピタキシ−技術を用いて開口
部にのみエピタキシャル層５を形成する。このとき、エ
ピタキシャル層５の表面と第１絶縁層２の表面とが略同
一平面となるようにする。(E) Epitaxial layer 5 is formed only in the opening using selective epitaxy technique. At this time, the surface of the epitaxial layer 5 and the surface of the first insulating layer 2 are made to be approximately on the same plane.
【００１４】（Ｆ）エッチバック技術を用いて全面を均
一にエッチングし、第１絶縁層２を完全に除去する。こ
のとき、分離層４の上面もある程度エッチングするよう
にする。エッチバック技術を用いるため、シリコン基板
１の上面、分離層４の上面およびエピタキシャル層５の
上面は略同一平面となる。(F) The entire surface is uniformly etched using an etch-back technique, and the first insulating layer 2 is completely removed. At this time, the upper surface of the separation layer 4 is also etched to some extent. Since the etch-back technique is used, the upper surface of the silicon substrate 1, the upper surface of the separation layer 4, and the upper surface of the epitaxial layer 5 are approximately on the same plane.
【００１５】（Ｇ）分離層４およびエピタキシャル層５
上にフォトレジスト６を形成する。(G) Separation layer 4 and epitaxial layer 5
A photoresist 6 is formed on top.
【００１６】分離層４の上面のほぼ中央にフォトレジス
ト６の周縁部がくるようにする。このフォトレジスト６
をマスクとしてＰ形不純物をシリコン基板１にイオン注
入し、拡散層７を形成する。The peripheral edge of the photoresist 6 is placed approximately in the center of the upper surface of the separation layer 4. This photoresist 6
Using this as a mask, P-type impurity ions are implanted into the silicon substrate 1 to form a diffusion layer 7.
【００１７】（Ｈ）フォトレジスト６を除去した後、熱
処理を行い、拡散層７の不純物を活性化する。(H) After removing the photoresist 6, heat treatment is performed to activate the impurities in the diffusion layer 7.
【００１８】以上のようにして、分離層４で分離された
Ｎウエル（エピタキシャル層５）とＰウエル（拡散層７
）が形成される。以後、所定の方法によりＮウエル領域
およびＰウエル領域にＭＯＳトランジスタを形成すれば
、ＣＭＯＳトランジスタを作成することができる。As described above, the N well (epitaxial layer 5) and the P well (diffusion layer 7) separated by the separation layer 4 are separated.
) is formed. Thereafter, by forming MOS transistors in the N-well region and the P-well region by a predetermined method, a CMOS transistor can be manufactured.
【００１９】図２（Ａ）〜（Ｇ）は、本発明の第２実施
例を模式的に示した製造工程断面図であり、ＣＭＯＳト
ランジスタのウエル形成工程を示したものである。図１
（Ｈ）と図２（Ｇ）とを比較すればわかるように、ウエ
ルの形成が終了した時点での両者の構造にはほとんど差
異がない。また、両者の製造方法も互いに近似したもの
である。したがって、特に断らない限り第１実施例と同
一の構成要素には同一の番号を付し、説明を省略する。FIGS. 2A to 2G are sectional views schematically showing the manufacturing process of a second embodiment of the present invention, and show the well forming process of a CMOS transistor. Figure 1
As can be seen by comparing FIG. 2(H) and FIG. 2(G), there is almost no difference in their structures at the time when the well formation is completed. Furthermore, the manufacturing methods for both are similar to each other. Therefore, unless otherwise specified, the same components as those in the first embodiment are denoted by the same numbers and their explanations will be omitted.
【００２０】以下、図２（Ａ）〜（Ｇ）にしたがって、
製造方法の説明をする。[0020] Below, according to FIGS. 2(A) to (G),
Explain the manufacturing method.
【００２１】（Ａ）シリコン基板１の主表面側にＰ形不
純物をイオン注入し、拡散層７ａをを形成する。引き続
き熱処理を行い、拡散層７ａの不純物を活性化する。こ
の熱処理は、工程（Ｇ）が終了するまでのどの段階で行
ってもよい。(A) P-type impurity ions are implanted into the main surface side of silicon substrate 1 to form diffusion layer 7a. Subsequently, heat treatment is performed to activate the impurities in the diffusion layer 7a. This heat treatment may be performed at any stage until the end of step (G).
【００２２】（Ｂ）拡散層７ａ上に、酸化シリコンから
なる第１絶縁層２を熱酸化法あるいはＣＶＤ法を用いて
全面に形成する。この第１絶縁層２上に所定の形状のフ
ォトレジスト３を形成する。(B) A first insulating layer 2 made of silicon oxide is formed over the entire surface of the diffusion layer 7a using a thermal oxidation method or a CVD method. A photoresist 3 having a predetermined shape is formed on this first insulating layer 2 .
【００２３】（Ｃ）フォトレジスト３をマスクとして、
第１絶縁層２、拡散層７ａおよびシリコン基板１を順次
エッチングし、開口部を形成する。拡散層７の上面から
開口部の底面までの深さは２〜５μｍが好ましい。(C) Using the photoresist 3 as a mask,
The first insulating layer 2, the diffusion layer 7a, and the silicon substrate 1 are sequentially etched to form an opening. The depth from the top surface of the diffusion layer 7 to the bottom surface of the opening is preferably 2 to 5 μm.
【００２４】（Ｄ）フォトレジスト３を除去した後、酸
化シリコンからなる第２絶縁層４ａを熱酸化法を用いて
全面に形成する。開口部の側壁部に形成される第２絶縁
層４ａの層厚は、第１実施例のときよりも薄くすること
が可能であるが、通常は０．２〜２．０μｍである。(D) After removing the photoresist 3, a second insulating layer 4a made of silicon oxide is formed over the entire surface using a thermal oxidation method. The thickness of the second insulating layer 4a formed on the side wall of the opening can be made thinner than in the first embodiment, but is usually 0.2 to 2.0 μm.
【００２５】（Ｅ）エッチバック技術を用いて全面を均
一にエッチングし、開口部の底部に形成されている第２
絶縁層４ａを除去する。開口部の側壁部に形成されてい
る第２絶縁層４ａはほとんどエッチングされることはな
く、この部分が分離層４となって残る。(E) Etch the entire surface uniformly using an etch-back technique to remove the second layer formed at the bottom of the opening.
Insulating layer 4a is removed. The second insulating layer 4a formed on the side wall of the opening is hardly etched, and this portion remains as the separation layer 4.
【００２６】（Ｆ）選択エピタキシ−技術を用いて開口
部にのみエピタキシャル層５を形成する。このとき、エ
ピタキシャル層５の表面と第１絶縁層２の表面とが略同
一平面となるようにする。(F) Epitaxial layer 5 is formed only in the opening using selective epitaxy technique. At this time, the surface of the epitaxial layer 5 and the surface of the first insulating layer 2 are made to be approximately on the same plane.
【００２７】（Ｇ）エッチバック技術を用いて全面を均
一にエッチングし、第１絶縁層２を完全に除去する。こ
のとき、分離層４の上面もある程度エッチングするよう
にする。エッチバック技術を用いるため、シリコン基板
１の上面、分離層４の上面およびエピタキシャル層５の
上面は略同一平面となる。(G) The entire surface is uniformly etched using an etch-back technique, and the first insulating layer 2 is completely removed. At this time, the upper surface of the separation layer 4 is also etched to some extent. Since the etch-back technique is used, the upper surface of the silicon substrate 1, the upper surface of the separation layer 4, and the upper surface of the epitaxial layer 5 are approximately on the same plane.
【００２８】以上のようにして、分離層４で分離された
Ｎウエル（エピタキシャル層５）とＰウエル（拡散層７
）が形成される。以後、所定の方法によりＮウエル領域
およびＰウエル領域にＭＯＳトランジスタを形成すれば
、ＣＭＯＳトランジスタを作成することができる。As described above, the N-well (epitaxial layer 5) and P-well (diffusion layer 7) separated by the separation layer 4 are separated.
) is formed. Thereafter, by forming MOS transistors in the N-well region and the P-well region by a predetermined method, a CMOS transistor can be manufactured.
【００２９】以上述べた第１実施例および第２実施例で
は、エピタキシャル層５がＮウエルとなるようにし拡散
層７がＰウエルとなるようにしたが、これとは逆に、エ
ピタキシャル層５がＰウエルとなるようにし拡散層７が
Ｎウエルとなるようにしてもよい。In the first and second embodiments described above, the epitaxial layer 5 is made to be an N well and the diffusion layer 7 is made to be a P well. Alternatively, the diffusion layer 7 may be formed into a P-well and the diffusion layer 7 may be formed into an N-well.
【００３０】[0030]
【発明の効果】本発明では、分離層によってＮウエルと
Ｐウエルとを完全に分離できるので、ラッチアップが生
じ難いＣＭＯＳトランジスタを構成できるとともに、各
ウエルにおけるデッドエリアの低減が可能となる。According to the present invention, since the N-well and P-well can be completely separated by the isolation layer, it is possible to construct a CMOS transistor in which latch-up is less likely to occur, and it is also possible to reduce the dead area in each well.
【図１】図１（Ａ）〜（Ｈ）は、本発明の第１実施例を
模式的に示した製造工程断面図であり、ＣＭＯＳトラン
ジスタのウエル形成工程を示したものである。1A to 1H are manufacturing process cross-sectional views schematically showing a first embodiment of the present invention, and show a well forming process of a CMOS transistor.
【図２】図２（Ａ）〜（Ｇ）は、本発明の第２実施例を
模式的に示した製造工程断面図であり、ＣＭＯＳトラン
ジスタのウエル形成工程を示したものである。FIGS. 2A to 2G are manufacturing process cross-sectional views schematically showing a second embodiment of the present invention, and show a well forming process of a CMOS transistor.
１……シリコン基板 ４……分離層 ５……エピタキシャル層 ７……拡散層 1...Silicon substrate 4...Separation layer 5...Epitaxial layer 7... Diffusion layer
Claims (3)
第１導電型の不純物がド−ピングされたエピタキシャル
層と、上記シリコン基板の主表面側に形成され、上記第
１導電型とは逆の第２導電型の不純物がド−ピングされ
た拡散層と、上記エピタキシャル層の側壁部に絶縁材料
を用いて形成され、上記エピタキシャル層と上記拡散層
とを分離する分離層とからなる半導体装置。Claim 1: Formed on the main surface side of a silicon substrate,
an epitaxial layer doped with an impurity of a first conductivity type; and a diffusion layer formed on the main surface side of the silicon substrate and doped with an impurity of a second conductivity type opposite to the first conductivity type. and a separation layer formed on a side wall of the epitaxial layer using an insulating material to separate the epitaxial layer and the diffusion layer.
散層の上面とは略同一平面となるように形成されている
請求項１に記載の半導体装置。2. The semiconductor device according to claim 1, wherein the top surface of the epitaxial layer and the top surface of the diffusion layer are formed to be substantially on the same plane.
リコンである請求項１に記載の半導体装置。3. The semiconductor device according to claim 1, wherein the insulating material used for the isolation layer is silicon oxide.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3010100A JPH04245472A (en) | 1991-01-30 | 1991-01-30 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3010100A JPH04245472A (en) | 1991-01-30 | 1991-01-30 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04245472A true JPH04245472A (en) | 1992-09-02 |
Family
ID=11740904
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3010100A Withdrawn JPH04245472A (en) | 1991-01-30 | 1991-01-30 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04245472A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1302538C (en) * | 2003-11-14 | 2007-02-28 | 国际商业机器公司 | CMOS well structure and method of forming the same |
-
1991
- 1991-01-30 JP JP3010100A patent/JPH04245472A/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1302538C (en) * | 2003-11-14 | 2007-02-28 | 国际商业机器公司 | CMOS well structure and method of forming the same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |