JPH0423450A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は、半導体ウェハのデバイス作成中の応力緩和
と、デバイス作成完了後チップ分割用のスクライブライ
ンとして用いるパターンの構造およびその作成方法に関
するものである。

（従来の技術） 第５図は、従来における半導体デバイスのＣＭＯＳ作成
プロセスを示した工程断面図である。図においてはＮ型
の半導体ウェハを用いたＣＭＯＳプロセスで説明する。

（参考文献：特開昭６０−２５３２４１号報）第５図計
ａ）においては、半導体ウェハ６１上に熱酸化膜６２を
成長させホトリソグラフィ技術でＰウェル部６３とデバ
イス完了後チップを分割するためのスクライブライン６
４が開孔される。このスクライブライン６４は、スクラ
イブの位置を認識させるためと同時に、半導体ウェハ６
１と酸化膜６２との熱樹長率の違いから生ずる応力を酸
化膜６２を分離することにより緩和させウェハの反りや
、結晶欠陥の発生を減少させることを目的にしている。

このスクライブライン６４のウェハ全体へのパターン配
置を模式的に示したのが、第６図である。又、第５図６
５はＮＭＯＳ領域となるＰウェルを形成するために注入
されたＰ型不純物であり一般的にスクライブライン６４
にも注入されている。

その後、アクティブ領域を作る、ＬＯＧＯ５等の工程を
行ない、ＮＭＯＳのソース、ドレインを形成するための
Ｎ型不純物注入を行なう。これを示したのが第５図（ｂ
）であり、６６はＰウェル層、６６′はスクライブライ
ンに注入されたＰウェル層、６７はＮＭＯＳのソース、
ドレインとなるＮ型不純物。

６７′はスクライブラインに注入されたＮ型不純物であ
り、６８は、ＰＨ１０部へのＮ型不純物を防止するため
のレジストである。同様の方法でＰＨ１０部を形成し、
ＣＶＤ法でゲート電極と配線材とを分離する絶縁膜を形
成したのが第５図（Ｃ）である。図において、６９はポ
リシリコンゲート電極、７０はＣＶＤ絶縁膜でスクライ
ブライン６４は、応力を緩和するためエツチングで除去
されている。又、７１はＮ型のソース、ドレイン拡散層
、７１′はスクライブラインのＮ型拡散層で、７２はＰ
型のソース、ドレイン拡散層、７２′はスクライブライ
ンの拡散層である。さらに第５図（ｄ）は配線用の金属
パターン７３を形成し、さらにデバイス保護用のパッシ
ベーション膜７４を成長させるが、これらの膜もスクラ
イブ部７５は応力緩和のためエツチングしている。この
段階でデバイス作成工程は完了であるが、チップ実装上
の問題のため、半導体ウェハ６１は、２００〜４００μ
ｍ程度の厚さに研削している。しかる後スクライブ部７
５にそってダイヤモンドホイールで半導体ウェハ６１は
、第５図（ｅ）に示すように６１■と６１ｏのチップに
分割される。このときスクライブライン部７５はＰウェ
ル拡散層６６’、Ｎ型高濃度拡散層７１′　Ｐ型高濃度
拡散層７２′等の種々の不純物が注入されているため、
結晶中への不純物が析出し、表面欠陥を作っている。こ
のため機械的なスクライブによりクランク７６がチップ
端面７７に発生する。

このようなプロセスで処理された厚さ２６０μｍ。

チップサイズ７、０　ｍｍ　Ｘ　７．　Ｏｍｍのチップ
程度を示したのが第７図である。この図は横軸を測定し
たＩＣの個数、縦軸を強度（ｋｇ／チップ）としたヒス
トグラムで、図から解るように３ｋｇ／チップ強度でチ
ップは破壊する。又第８図は、その測定方法を示したも
のであり、７８はチップの支持台で支持間隔７９は４．
５ｍｍで、チップ６１■はデバイス作成面を支持台７８
に接するようにつまりチップ端面のクラック７６が支持
台方向にセットされ、測定針８０で加圧し、チップの破
壊強度を測定している。（チップを裏返しにして支持台
７８に載せる。チップは四角なのでその各辺の端面７７
にクラックがある。） しかし、このようにスクライブ時、発生したクランクは
、チップ強度測定において加圧されることにより引張り
の応力となり、クランク部に集中し、チップ強度低下の
要因となってしまうという問題点があった。

（発明が解決しようとする課題） この発明は、以上述べたウェハスクライブ時において、
デバイス作成面側のチップ端面にクランクが生じて、チ
ップ強度が低下するという問題点を除去するため、スク
ライブライン部への不純物拡散を防止し、結晶欠陥の発
生を無くすことにより、スクライブ時におけるクシツク
の発生を押えチップ強度を向上させることを目的とする
。

（課題を解決するための手段） この発明の第１の実施例においては、不純物注入工程に
おいて、レジストでスクライブ部を被うことにより、ス
クライブ部に不純物が注入されないようにしたものであ
る。

第２の実施例では、デバイス作成用の各種の膜において
、熱膨張率の差等から発生する応力の緩和をするスクラ
イブラインのパターン巾をスクライブ用のホイール巾よ
り充分に小さくし、スクライブ後のチップ端面が不純物
拡散層とならないようにしたものである。

第３の実施例では、前述した応力緩和用のパターンを、
スクライブ部の外の部分に作成することにより、スクラ
イブ用のブレードでスクライブ領域内に拡散層を有しな
い構造としたものである。

（作用） 前述した何れの手段でも半導体ウェハのチップ分割のた
めのスクライブライン部分に不純物が注入されないため
、スクライブした後の半導体端面。

に結晶欠陥が発生しない。それはチップ強度の向上につ
ながる。

（実施例） 第１図は本発明の第１の実施例の工程断面図を示したも
のである。

（ａ）　　図はＰウェルイオン注入工程を示している。

Ｎ型半導体ウェハｌに酸化膜２を成長させ、Ｐウェル部
３とスクライブライン４を同時に開孔し、さらにスクラ
イブライン４部にホトリソグラフィ法でレジスト５を残
す。この状態でＰウェル形成用のＰ型不純物６の注入を
行なうことによりスクライブライン４にはＰ型不純物の
注入は阻止されることになる。

（ｂ）　　図はＰウェル７形成後、ＬＯＣＯ８法でアク
ティブパターンを作成し、ゲート酸化膜８．ゲート電極
９形成を経て、ＮＨＯ２のソースドレインとなるＮ型不
純物注入プロセスを示したものであり、１０はフィール
ド酸化膜、１１はＰＭＯＳ部へのイオン注入を阻止する
Ｎ゛レジストあり、（ａ）図と同様スクライブライン部
１２もこのレジスト１１で被ってあり、Ｎ型の不純物は
ＮＭＯＳＶＪ域には注入されるが、ＰＭＯ３領域とスク
ライブライン部１２には注入されない。

（Ｃ）　　次にアニール処理を行ないＮＨＯ３のソース
。

ドレイン１３を形成し、その後ＰＭＯ３形成のためのＰ
型不純物注入も同様にレジストでスクライブライン部１
２を保護して行ないソース、ドレイン１４を形成し、ス
クライブライン部１２においては、Ｐ型不純物の注入を
阻止する。さらに従来方法と同様に絶縁膜１５．金属配
線１６．パッシベーション膜１７を形成する工程とする
。以上のようにレジストでスクライブライン部１２を被
い、イオン注入を行なうことにより、スクライブライン
部１２においては、いずれの工程においても、不純物が
注入されない。このため、種々の不純物を注入すること
により生じる、結晶欠陥の発生のないスクライブライン
部１２にするこ七が出来る。

（ｄ）　　図は（Ｃ）図の構造を有する半導体ウェハ１
をスクライブ処理し、チップｌａ、ｌｂ、・・・に分割
したものである。スクライブライン部１２は、種々の不
純物注入による結晶欠陥が無いためスクライブ端面１８
のクラック発生が抑制される。

以上の工程で処理した厚さ２６０μｍチップサイズ７、
０　Ｘ　７．０　ｍｍのチップ強度を示したものが第２
図であり、測定方法は従来方法第８図と同様デバイス面
を下にし、裏面より加圧測定を行なっている。この結果
チップ強度は大巾に向上し、４．５ｋｇ／チップ以下の
発生が無くなり、平均値も約６．８ｋｇ／チップとなっ
ている。

第３図の工程断面図は、第２の実施例を示したものであ
る。第１の実施例では、不純物注入工程においては、ス
クライブラインをレジストで被って不純物注入処理を行
なわねばならなかったがこの点を改良したのが第２の実
施例である。

（ａ）図においては、Ｐウェルの不純物注入工程を示し
ている。Ｎ型半導体ウェハ２１上に酸化膜２２を成長さ
せ、Ｐウェル２３を形成するが同時に作成する応力緩和
のためのスクライブライン２４の巾Ｗ１は拡散等の熱処
理でウェハ２１の中に拡散する巾を含めて、チップ分割
時におけるホイールのブレード巾より狭い巾、たとえば
ブレード巾が４０μｍなら、ライン巾ＷＩを１１０ｌ１
以下とすれば拡散層を含めても充分に４０μｍ以下とす
ることが出来る。

（ロ）図はＰウェル２６およびスクライブライン２４部
のＰウェル２６′を形成後、アクティブパターンをＬＯ
ＣＯ３法で形成する工程であるが、この工程においては
、ブレード巾より大きな巾Ｗ２とする。

たとえばブレード巾４０μｍであればアクティブパター
ン１１　Ｗ　ｚは、切りしろを含めて６０〜１００μｍ
とする。このように形成されたパターンにおいて、ＮＭ
Ｏ３作成のためのホトリソグラフィを行ないレジスト２
８を残すが、このとき応力緩和のスクライブラインのレ
ジスト巾Ｗ３もブレード巾より狭い巾、たとえば１０μ
ｍ以下としてＮ型の不純物注入を行なう。

（Ｃ）図は次にＰ型不純物注入処理も同様に行ない、そ
の後第１の実施例と同様に絶縁膜３０等の処理を行なう
工程である。３１はＮＨＯ２のＮ型拡散層で３１′はス
クライブライン部のＮ型拡散層、３２はＰＭＯ３のＰ型
拡散層で３２′はスクライブライン部のＰ型拡散層であ
る。このようにスクライブライン巾Ｗ４を拡散層を含め
スクライブ用のホイール巾より小さくする。

このことにより、（ｄ）図のようにスクライブ時におい
て、ブレードで結晶欠陥の多く発生している部分３３を
研削除去するため、チップの端面３３は結晶欠陥のない
構造とすることが出来る。このため第２図に示すチップ
強度と同等にすることができる。

第４図の工程断面図は第３の実施例を示したものである
。（ａ）図はＰウェル注入工程を示している。

Ｎ型半導体ウェハ４１に酸化膜４２を成長させＰウェル
パターン４３を形成するがこの時応力緩和のためのパタ
ーン４３は、後の工程でスクライブライン４４となる領
域よりデバイス寄りに２〜１０μｍの巾４５でスクライ
ブライン４４に沿ってデバイスを囲むように配置する。

４６はＰウェル注入におけるＰ型不純物である。

（ｂ）図はＰウェル４７と応力緩和のパターンのＰウェ
ル４７′形成後アクティブパターンをＬＯＣＯ５法で形
成するが、この工程においても、応力緩和のアクティブ
パターン４８をＰウェル応力緩和パターン４３と同様に
デバイスを囲むようにスクライブライン部４４に沿って
形成し、レジスト４５をマスクとしてＮ型不純物４６を
注入する。

次に（Ｃ）図のようにＰ型不純物注入処理も同様に行な
い、その後第１の実施例と同じように絶縁膜４８等の処
理を行なう。４９はＮＨＯ２のＮ型拡散層で４９′は応
力緩和パターンのＮ型拡散層、５０はＰＭＯ３のＰ型拡
散層で５０′は応力緩和パターンのＰ型拡散層である。

このように応力緩和のパターンをスクライブラインとデ
バイス間にデバイスを囲むように設置する。

このことにより（ｄ）図のようにスクライブライン部４
４にそって半導体ウェハ４１をスクライブすれば、スク
ライブ部分は種々の拡散層の領域にかからない構造とす
ることができ、チップ端面５１のクラックの発生が押え
られる。このことにより第２図に示すチップ強度と同等
の値とすることが出来る。

（発明の効果） 以上説明したように、この発明によれば、チップ分割の
ためのスクライブライン部分の半導体ウェハに、種々の
工程で不純物注入を行なわないようにしたため、各種の
不純物が高濃度でスクライブラインに注入され、結晶欠
陥が発生し、スクライブ処理で、この欠陥がクラックに
拡大し、チップ強度が低下するという問題点を解決出来
る。

【図面の簡単な説明】

第１図は本発明による第１の実施例の工程断面図、第２
図は本発明の実施例によるチップ強度のグラフ、第３図
は本発明による第２の実施例の工程断面図、第４図は本
発明による第３の実施例の工程断面図、第５図は従来の
工程断面図、第６図はスクライブパターンの模式図、第
７図は従来構造のチップ強度のグラフ、第８図は強度測
定法を示す図である。 １２．２４．４４・・・スクライブライン部、２゜２２
．４２・・・酸化膜、５．１１・・・レジスト、１８゜
３３．５１・・・チップ端面、７６・・・クラック、４
３・・・応力緩和パターン、Ｗ＋、Ｗｚ、Ｗ３．Ｗ　４
・・・スクライブライン部の各工程での幅。

Claims (4)

【特許請求の範囲】
1. （１）半導体装置の製造において半導体ウェハ上にパタ
   ーンを形成する際、その後の工程で該ウェハをチップに
   分割するときのスクライブライン部に前記分割以前の各
   工程で不純物の注入が行なわれないようにしたことを特
   徴とする半導体装置のスクライブラインの製造方法。
2. （２）請求項１項記載のスクライブライン部を少なくと
   も不純物注入時においてレジストで被い、不純物が該ス
   クライブライン部に注入されないようにしたことを特徴
   とする請求項１項の半導体装置のスクライブライン部の
   製造方法。
3. （３）請求項１項のスクライブライン部の幅を、チップ
   分割用のホィールのブレード幅より小さくなるようにパ
   ターン形成し、チップを分割してその端面を研削した後
   の該端面に不純物が注入されていないようにすることを
   特徴とする請求項１項の半導体装置のスクライブライン
   の製造方法。
4. （４）請求項１項のスクライブライン部の周辺に該部よ
   りデバイスパターン寄りに応力緩和のためのパターンを
   設けることを特徴とする請求項１項の半導体装置のスク
   ライブラインの製造方法。