JPH04229708A

JPH04229708A - 差動増幅回路

Info

Publication number: JPH04229708A
Application number: JP3061036A
Authority: JP
Inventors: Anthony R Bonaccio; アンソニー・リチャード・ボナシイオ; John E Gersbach; ジヨン・エドウイン・ガースバツチ
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1990-04-30
Filing date: 1991-03-04
Publication date: 1992-08-19
Anticipated expiration: 2012-03-12
Also published as: EP0454982A1; US5043674A; JP2589890B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、一般に伝送線受信機に
関し、より詳しくは、入力信号電圧が高い環境で作動す
る高度の共通モード除去率を有する伝送線受信機に関す
る。

【０００２】

【従来の技術】物理的に分離した２つのコンピュータ・
システムの間でデータを伝送する場合、システム間の接
地電位差を設定された範囲内に制御しなければならない
。マシン間で転送される各信号は、駆動回路により差動
駆動される一対の電線からなる接続ケーブルを介して送
信される。接続ケーブルをある距離下ったところに受信
回路を設け、駆動回路によりもたらされる差分信号を検
知し、これを受信システム内の最低受諾レベルに合致す
る単端信号に変換する。

【０００３】駆動回路は自己の局所接地及び電源レベル
を基準とする信号を送り出すので、受信機の基準レベル
、すなわち受信機の局所接地及び電源レベルが異なるレ
ベルにある時は、駆動回路が受信機に送る信号は受信機
に現れた時共通モード・シフトを受ける。もちろん、こ
の見かけ上のシフトの大きさは、送信システムと受信シ
ステムの間の接地電位差に等しい。たとえば、７ボルト
の最大接地電位シフトがあるということは、受信回路電
源電圧の範囲外の７ボルトにまでなり得る大きさの共通
モード信号上に乗っている数１００ミリボルトの範囲の
差動信号を、受信回路が検出できなければならないこと
を意味する。受信回路には通常、局所接地に関して単一
の＋５ボルト電圧供給が与えられているので、受信回路
は自身の局所接地に関して−７ボルトから＋１２ボルト
までの共通モード範囲にわたって機能できなければなら
ない。

【０００４】

【発明が解決しようとする課題】したがって、高度の共
通モード除去作用を備えながら、それでも広い信号電圧
環境にわたって作動する受信回路が利用可能であること
が、どうしても必要である。

【０００５】

【課題を解決するための手段】本発明は、差動モード情
報と高度の共通モード除去作用を備えた出力を発生する
独特の回路を提供する。

【０００６】本発明の受信回路は基本的に、共通モード
入力電圧には関係なく差動入力電圧に比例する出力電流
を生成する差動増幅器を含む。本発明では、これは共通
バイアス回路を有する同じ回路構成の第１及び第２電圧
回路網により実現されている。これらの電圧回路網は、
それぞれ差動電圧入力ノードに接続され、それぞれが共
通に同じ１次電流出力ノードに接続されている。本発明
の受信回路は２つの異なった機能を実行する。つまり与
えられた差動信号を検知するだけでなく、これを、情報
送信先のコンピュータ・システム内での最低許容論理レ
ベルに合致する、単端信号に変換する。したがって本発
明は、強度が検知回路への電源電圧レベルを越えること
があり、また受信回路を製造するのに用いられる構成部
品デバイスのブレークダウン電圧を越える共通モード信
号の存在する中で、微小な差動電圧信号を検知するとい
う問題を解決する。

【０００７】

【実施例】図面を参照すると、特に図１には、差動電圧
入力ノード１１及び１２と２本の電流出力線１３及び１
４を有する本発明の受信機１０が略図の形で示されてい
る。本質的に本発明の受信機は、それぞれが差動電圧入
力の該当する一方に、そして２本の出力線１３及び１４
に共通に接続されている、２つの同じ回路網１５及び１
６と考えることができる。回路網１５は電圧線１１と、
電流出力線１３及び１４に接続されている。同様に回路
網１６は電圧線１２と、電流出力線１３及び１４に接続
されている。各回路網１５または１６は、入力ノード１
１及び１２にそれぞれ流れ込む電流Ｉｉ１及びＩｉ２が
これらの入力で受け取られた電圧に比例するように、そ
れぞれの抵抗性入力インピーダンス１７及び１８を持つ
ように設計されている。こうして、例えば、片方がＩｍ
＋Ｉｉに、もう一方がＩｍ−Ｉｉに等しい２つの出力電
流Ｉｏ１およびＩｏ２が生成される。ただしＩｍは、値
がその他の回路制約条件により設定されたある最低電流
バイアス・レベルである。図１に示すように、共通バイ
アス発生回路を用いて、両回路網に対する電流Ｉｍの値
を本質的に設定し制御する。これは、本発明の重要な特
徴である各出力電流の共通モード成分の値を設定し制御
するのに役立つ。図１に示すように、回路網１５及び１
６を共通に両出力ノード１３及び１４に接続して、差動
入力電圧に比例する値をもつ差動出力電流ＩｄｉｆｆＯ
ＵＴを生成する。この場合、Ｉｏ１＝Ｉｍ１＋Ｉｉ１＋Ｉｍ２−Ｉｉ２Ｉｏ２＝Ｉｍ
２＋Ｉｉ２＋Ｉｍ１−Ｉｉ１　　ＩｄｉｆｆＯＵＴ＝Ｉ
ｏ２−Ｉｏ１ＩｄｉｆｆＯＵＴ＝Ｉｍ２＋Ｉｉ２＋Ｉｍ
１−Ｉｉ１−Ｉｍ１−Ｉｉ１−Ｉｍ２＋Ｉｉ２ＩｄｉｆｆＯＵＴ＝２（Ｉｉ２−Ｉｉ１）したがってＩ
ｄｉｆｆＯＵＴはＶｉ２−Ｖｉ１に比例する。

【０００８】図２は本発明の１実施例の詳細構成図であ
る。この図には、交差結合された２つの回路網１５及び
１６の各々が、ＮＰＮトランジスタ対、ＰＮＰトランジ
スタ、ダイオードを具備するものとしてより詳しく示さ
れている。回路網１５は、ＮＰＮトランジスタ２１及び
２２、ＰＮＰトランジスタ２３、ダイオード２４を具備
し、回路網１６は、ＮＰＮトランジスタ２５及び２６、
ＰＮＰトランジスタ２７、ダイオード２８を具備する。共通のバイアス回路１９は、電源電圧３２と接地点３３
の間に結合されたＮＰＮトランジスタ２９、ＰＮＰトラ
ンジスタ３０及び基準電源３１を具備する。ダイオード
接続されたトランジスタ２９及び３０は、回路の接地に
関する低インピーダンスの電圧基準点となっている。

【０００９】各回路網１５または１６の実際の回路及び
制限にとって重要な補足的特徴は、入力電圧に比例する
入力電流を生成する回路網の部分である。回路網は入力
に印加される共通モード電圧の全範囲を見ていて、した
がって、そのトランジスタにおける接合部がブレークダ
ウンすることなくその全範囲にわたって機能できなけれ
ばならない。これは、入力と、値が接地と受信回路電源
の間のどこかにあるように選ばれたある低インピーダン
ス電圧基準点との間に、抵抗を接続すれば、容易に達成
される。

【００１０】回路全体を単一の半導体チップ中に作成し
ようとする集積回路技術では、この抵抗を接地に関して
浮動する隔離ウエル中に拡散抵抗器として製作できる。この拡散抵抗器の破壊値が入力電圧レベルを制限する。抵抗器は、入力と低インピーダンスの内部基準点の間に
接続されるので、回路網の残りの部分を高い共通モード
電位の入力から効果的に分離する。抵抗中の入力電流は
Ｉｉ＝（Ｖｉ−Ｖｒ）／Ｒである。ここでＲは事実上比
例定数である。Ｖｒ項は符号が負なので、差動出力電流
に対する結果を変えずに上記方程式から相殺される。

【００１１】トランジスタ２１、２３、２５、２７はす
べて、入力抵抗器１７及び１８の各々に対して所要の低
インピーダンス基準電圧を生成するエミッタ・フォロワ
・トランジスタである。これらの入力抵抗器１７及び１
８は、それぞれ入力ノード１１及び１２に接続されるも
のとして示されている。ＰＮＰトランジスタ２３中の電
流を反映する電流ミラーとして機能するように、ダイオ
ード２４とＮＰＮトランジスタ２２が接続されている。ダイオード２８及びＮＰＮトランジスタ２６もまた、電
流ミラーとして機能し、ＰＮＰトランジスタ２７中の電
流を反映する。

【００１２】上記回路は次のように動作する。まず、ノ
ード１１及び１２に差動電圧信号が印加されていない、
すなわち入力１１と１２の間の差分は０であり、共通モ
ード成分をダイオード３０のエミッタ電位に等しく設定
する。こうすると、入力１１での入力電流Ｉ１及び入力
１２での入力電流Ｉ２は０となり、各回路網中の電流２
１、２２、２３、２５、２６、２７は互いに等しい。た
とえば、ノード１１及び１２における電圧及び電流の値
が等しいと仮定すれば、回路を流れる唯一の電流はＩｍ
である。入力信号が差動をとる、すなわち入力１１及び
１２に印加されたレベルに差が生じ始めるとき、トラン
ジスタ２１及び２５のコレクタ電流は入力ノード１１及
び１２に印加された電圧、すなわちノード１１でのＶ１
及びノード１２でのＶ２における差に比例して異なり始
める。Ｖｉ１＝Ｖｃｍ＋Ｖｄｍ／２Ｖｉ２＝Ｖｃｍ−Ｖｄｍ／２　　の場合、Ｉｉ１＝（Ｖ
ｃｍ＋Ｖｄｍ／２−Ｖｒ）／ＲＩｉ２＝（Ｖｃｍ−Ｖｄ
ｍ／２−Ｖｒ）／ＲＩｄｉｆｆＯＵＴ＝Ｖｄｍ／Ｒ

【００１３】たとえば入力１１が入力１２よりも正の場
合には、入力１１からトランジスタ２３及びダイオード
２４を介して接地へと電流が流れる。同時に、入力１２
は入力１１より正でないから、電流がトランジスタ２５
を通って引っ張られ、入力１２から出る。したがってト
ランジスタ２７及びダイオード２８を通過して流れる電
流は少なくなる。これらの活動の結果ノード１３がトラ
ンジスタ２５のコレクタに出す電流の増加と、ノード１
４がトランジスタ２１のコレクタに出す電流の減少をも
たらす。トランジスタ２３及びダイオード２４を通過す
る電流が増大し、トランジスタ２２及びダイオード２４
が電流ミラーとして機能するので、トランジスタ２５も
より多くの電流をノード１３から引き出す。同じように
、トランジスタ２６はダイオード２８を通過する電流を
映し、ノード１４からより少ない電流を引き出す。こう
して、ノード１３はノード１１に印加された電圧増加を
反映し、ノード１４はノード１２に印加された電圧減少
を反映する。

【００１４】したがって、回路は、共通モード入力電圧
を除去する一方、異なるモードの入力電圧にだけ比例す
る出力電流を生じる。同時に、入力抵抗器１７及び１８
により、入力部における共通モードの電圧スイングから
回路素子が分離される。

【００１５】図３では本発明の好ましい実施例を説明す
る。この実施例は、より有効に動作することを別として
、図２で明らかにしたのとまったく同じ機能を発揮する
。好ましい実施例では、電流ミラーにおけるＰＮＰトラ
ンジスタがＮＰＮデバイスで置き換えられ、これらのト
ランジスタにおける不整合の効果を最小にするため抵抗
器が加えられている。この回路では、回路網１５及び１
６がそれぞれ３つのトランジスタと１つのダイオードか
ら構成されている。図２のＰＮＰエミッタ・フォロワは
緩衝ＮＰＮ電流ミラーにより置き換えられている。こう
して、たとえば、回路網１５はトランジスタ４０、４１
、４２とダイオード４３から構成され、回路網１６はト
ランジスタ４４、４５、４６とダイオード４７から構成
され、バイアス回路はバイアス・ダイオード４８、４９
、５０から構成されている。この場合、トランジスタ４
０でのエミッタ・フォロワと、緩衝電流ミラー・トラン
ジスタ４１及び４２を含む負帰還ループの作用により、
入力抵抗器１７及び１８の見るインピーダンスが低いま
まになっている。回路網１５で、ＮＰＮミラー・トラン
ジスタ４１及び４２におけるＶｂｅ不整合の効果を最小
にするため、抵抗器５１及び５２が加えられている。抵
抗器５２の両端での電圧降下Ｖｘが充分小さく回路中の
どのトランジスタでも飽和を許さないように、これらの
抵抗器５１及び５２の値が選ばれる。３個のバイアス・
ダイオード４８、４９、５０によりエミッタ・フォロワ
・トランジスタ４０に対する電圧バイアスが実現される
。このバイアス回路網で、抵抗器５１及び５２の両端で
の電圧降下に整合するように、抵抗器５３が加えられて
いる。したがって、入力抵抗器１７の一端での基準電圧
Ｖｒの公称値は２Ｖｂｅ＋Ｖｘである。

【００１６】図２及び図３に示されている両回路は差動
入力電圧に比例する差動出力電流を生成する。もちろん
、それ自体では不十分である。それは、通常差動出力電
圧も必要とされるからである。さらに出力電流も、共通
モード入力電圧に依存し、適応させなければならない共
通モード成分Ｉｏｃｍ＝（Ｉｏ１＋Ｉｏ２）／２をもつ。これらの問題両方を解決するいくつかの方法を
識別できる。こうする簡明な一方法は、標準的なＰＮＰ
電流ミラー、すなわち能動負荷としてトランジスタ６０
、６１、６２、６３、６４とダイオード６５から構成さ
れている電流ミラーを接続することである。このとき、
出力電圧は単端式でたとえば出力ノード１４からあるい
は差分としてノード１３と１４からとることができる。しかし、差動出力電圧は純粋に差分の負荷で達成できる
ものの半分にすぎない。

【００１７】このような回路を負荷とする図３の検知回
路網の構成図を第４図に示すが、これはトランジスタ６
０、６１、６２、６３、６４とダイオード６５から成る
ＰＮＰ電流ミラーから構成されている。第４図に示され
ているＰＮＰミラーの出力インピーダンスは大きいので
、差動入力から単端入力への電圧利得も大きい。検知回
路網または電流ミラー自体における飽和を防止するため
、回路に示されているように、クランプ・ダイオード６
６及び６７をＰＮＰミラーに加えることができる。また
、典型的な集積ＰＮＰトランジスタの順電流利得が低い
ので、ＰＮＰ緩衝トランジスタ６１にベース電流補償回
路網、トランジスタ６４、を加えることができる。この
補償回路網なしでも、検知回路網の出力の片方に直接現
れる緩衝トランジスタ６１のベース電流は、直流電圧転
送特性に有意なオフセットを生成するのに十分なはずで
ある。

【００１８】本発明の回路、特に、能動負荷が加えられ
た図４に示すような回路を解析して、共通モード入力範
囲全体にわたって回路の直流転送機能を示す１組の曲線
が確定され、図５に示すようになる。この図から、回路
が最小の偏差で広い範囲にわたって動作することがわか
る。

【００１９】単にＮＰＮトランジスタをＮ型ＦＥＴに、
そしてＰＮＰトランジスタをＰ型ＦＥＴに置き換えるこ
とにより、本発明の回路は電界効果トランジスタでもバ
イポーラ・トランジスタでも実施できることに留意され
たい。どのような場合でも、上記回路の構想と基礎的動
作は本質的には同一である。

【００２０】

【発明の効果】高度の共通モード除去作用を有するが、
それでも広い信号電圧環境にわたって動作する受信回路
が提供される。

【図面の簡単な説明】

【図１】図１は、本発明の回路の一般構成の概略図であ
る。

【図２】図２は、本発明の一実施例の概略図である。

【図３】図３は、緩衝ＮＰＮ電流ミラーを用いた本発明
の好ましい実施例である。

【図４】図４は、ＰＮＰ電流ミラー回路を負荷として含
む本発明の他の実施例である。

【図５】図５は、図４の回路の電圧特性図である。

Claims

【特許請求の範囲】

【請求項１】差動電圧入力ノードの間に接続され、共通
の差動電流出力ノード及び共通のバイアス回路に接続さ
れた同じ回路構成の第１及び第２の電圧回路網を具備す
る、共通モード入力電圧と無関係に差動入力電圧に比例
する出力電流を生じるための差動増幅回路。
【請求項２】上記電流出力ノードに接続された負荷回路
を含む、請求項１の差動増幅回路。
【請求項３】上記回路網の各々が上記差動電流出力ノー
ドの対応する１つに接続され、かつ上記差動電流出力ノ
ードのもう１つに交差結合された、請求項１の差動増幅
回路。
【請求項４】上記回路網の各々が、上記出力ノードの１
つに直接結合され、かつエミッタ・フォロワ・トランジ
スタを介して上記差動電流出力ノードのもう一方に交差
結合された電流ミラーを含む、請求項３の差動増幅回路
。
【請求項５】上記回路網の各々が、電流ミラー用トラン
ジスタ及びダイオードからなる電流ミラー、ならびに電
流ミラーのダイオードと直列配置されているエミッタ・
フォロワ・トランジスタ対を具備し、電流ミラー用トラ
ンジスタが上記出力の一方に接続され、エミッタ・フォ
ロワ・トランジスタが上記出力のもう一方に接続され、
さらに、上記両回路網が複数のダイオードを具備するバ
イアス電流回路と定電流源に結合されている、請求項１
の差動増幅回路。
【請求項６】上記エミッタ・フォロワ・トランジスタの
一方がＮＰＮデバイスであり、もう一方がＰＮＰデバイ
スである、請求項５の差動増幅回路。
【請求項７】共通モード入力電圧に関係なく、差動入力
電圧に比例する出力を生じる差動増幅回路であって、１
対の差動電流出力ノードに結合された第１及び第２の電
圧回路網を具備し、上記回路網の各々が、上記出力ノー
ドの１つに結合されたコレクタと、電流ミラーに結合さ
れたエミッタを有する、エミッタ・フォロワ・トランジ
スタを具備し、上記電流ミラーは、第１電流ミラー・ト
ランジスタと第２電流ミラー・トランジスタ、及びダイ
オードを具備し、上記第１電流ミラー・トランジスタは
、上記エミッタ・フォロワ・トランジスタのエミッタと
上記第２電流ミラー・トランジスタのベースに結合され
ており、上記第２電流ミラー・トランジスタは、上記出
力ノードの１つと上記ダイオードに結合されており、上
記第１電流ミラー・トランジスタと上記ダイオードは抵
抗器を介して基準電圧に結合され、上記エミッタ・フォ
ロワ・トランジスタに結合されたバイアス回路手段を具
備し、このバイアス回路は、複数の半導体ダイオードと
、抵抗器を含む、差動増幅回路。
【請求項８】検知回路網が設けられ、この回路網はそれ
に結合された能動負荷を有し、この能動負荷はクランプ
・ダイオード対及び上記出力のそれぞれに接続された副
次的電流ミラーを含む、請求項７の差動増幅回路。