JPH04228186A

JPH04228186A - 半導体メモリ装置

Info

Publication number: JPH04228186A
Application number: JP3128085A
Authority: JP
Inventors: Yoshinori Matsui; 義徳松井
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1990-06-04
Filing date: 1991-05-31
Publication date: 1992-08-18
Anticipated expiration: 2014-09-27
Also published as: JP2953102B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体メモリ装置に関
し、特にメモリセルアレイを構成するビット線と共通デ
ータバスとを接続するためのＩ／Ｏ線（インプット／ア
ウトプット線）の電位を調整する回路に関する。

【０００２】

【従来の技術】半導体メモリ装置は、アレイ状に設けら
れた複数のメモリセルとそれらにそれぞれ接続した複数
のビット線およびワード線からなるメモリセルアレイを
有し、所定のメモリセルを選択するためのロウデコーダ
およびカラムデコーダがこのメモリセルアレイに隣接し
て配置されている。更に、これらのロウデコーダおよび
カラムデコーダにより選択されたメモリセルに対してデ
ータの読出しおよび書込みを行なうための経路としてＩ
／Ｏ線が配置されている。このＩ／Ｏ線は、その一端が
選択スイッチを介してセンスアンプによりその電位差が
増幅されるビット線対に接続され、他端がバッファ回路
およびＩ／Ｏ線選択回路を介して半導体チップの周辺部
に設けられた入出力パッドに接続された共通データバス
に接続されている。

【０００３】一般に半導体メモリ装置では、読出し動作
の高速化のため、Ｉ／Ｏ線をレベルが相補的関係となる
２本の配線対から構成し、読出し時にはこの配線対の電
位差の変位を電源電位レベル付近の小振幅とする方式を
用いている。配線対の差電位変位を小振幅とするため、
読出し時に２本の配線に電源電圧を供給するプリチャー
ジ回路が設けられている。このプリチャージ回路は例え
ば電源端子と配線間に設けられ、読出し時に導通状態と
なるトランスファーゲートを含んで構成されている。

【０００４】このようなプリチャージ回路を設けること
により、読出し時には常に２本の配線に電源電圧が供給
される。一方、選択スイッチにより１組のビット線対が
この２本の配線にそれぞれ電気的に接続され、このビッ
ト線対に接続されたセンスアンプは、２本の配線のうち
１本の配線はハイレベルに、もう１本の配線をロウレベ
ルに増幅しようとする。しかし、プリチャージ回路の電
源電圧供給能力に比べて１つのセンスアンプの増幅能力
は小さいため、ロウレベルに対応する配線の電圧レベル
は接地電位とはならず、電源電位レベルから約５％程度
低くなるだけである。

【０００５】このように読出し時に、Ｉ／Ｏ線を構成す
る配線対の電位差を小さくすることにより、１つのデー
タを読出した後に次のデータを読出す際、配線対の電位
差の変位が小さいため、その動作を高速に行なうことが
可能となる。

【０００６】

【発明が解決しようとする課題】ところで、近年の半導
体メモリ装置では、入力されたアドレスに応じて選択さ
れた１本のワード線下の複数のメモリセルに対して、複
数回のデータの読出しのランダムアクセス動作を連続的
に行なういわゆる高速・ページ・モードを備えたものが
登場している。

【０００７】このファースト・ページ・モード動作では
、１つのメモリセルに格納されたデータを読出した後に
、他のワード線を選択することなく、カラムアドレスだ
けを更新して同一ワード線下の他のメモリセルに格納さ
れたデータを読出す動作を行なう。即ち、１つのデータ
を読出した後、カラムアドレスに応じて動作する選択ス
イッチにより他のビット線対を選択し、このビット線対
とＩ／Ｏ線を電気的に接続して次のデータとして読出す
動作を複数回連続して行なう。

【０００８】しかし、１つのデータを読出してから次の
データを読出すまでの期間、即ち選択スイッチによって
１つのビット線対から他のビット線対にＩ／Ｏ線との接
続が切り替る遷移期間において、選択スイッチを制御す
る制御信号を発生させるカラムデコーダが入力されたカ
ラムアドレスの入力タイミングのずれ等により、同時に
複数のビット線対を選択するような制御信号を発生する
状態、いいかえれば、選択スイッチがマルチセレクト状
態となる場合がある。

【０００９】このような状態となると、同時に複数のセ
ンスアンプがＩ／Ｏ線を構成する配線対の電位をハイレ
ベルおよびロウレベルに増幅することになる。同時に選
択されたビット線対の数が多い（例えば８乃至１０対）
と、その選択されたビット線対のハイおよびロウレベル
の組合せによっては、一方の配線のレベルが電源電位近
くとなり、他方の配線のレベルが電源電位（例えば５Ｖ
）の半分以下の電位（例えば２Ｖ）となる可能性がある
。

【００１０】このように、遷移期間においてＩ／Ｏ線を
構成する配線対のうち一方の電位が大きく低下すると、
次のデータ読出しに時間がかかるばかりでなく、メモリ
セルに格納されているデータが破壊される恐れがあった
。

【００１１】したがって、本発明の目的は、１つのデー
タを読出してから次のデータを読出すまでの遷移期間中
に、選択スイッチがマルチセレクト状態となった場合で
も、Ｉ／Ｏ線の電位が大きく低下することを防止するこ
とが可能な半導体メモリ装置を提供することにある。

【００１２】

【課題を解決するための手段】本発明の半導体メモリ装
置は、アレイ状に設けられた複数のメモリセルとそれら
にそれぞれ接続した複数のビット線およびワード線から
なるメモリセルアレイと、選択回路を介して複数のビッ
ト線の所定の数のビット線と接続される第１の配線と第
２の配線からなるＩ／Ｏ線と、読出し時にＩ／Ｏ線に電
源電位を供給するプリチャージ回路と、読出し時に活性
化する回路であって第１の配線が第２の配線よりも所定
電圧値以上となった時に第１の配線と第２の配線を接続
する第１の手段と、第２の配線が第１の配線よりも所定
電圧値以上となった時に第１の配線と第２の配線を接続
する第２の手段とを含むクランプ回路とを有する。

【００１３】好ましくは、この第１の手段はゲートに第
１の節点が接続されソース・ドレイン路が第１の節点と
第２の節点間に接続された第１のトランジスタからなり
、第２の手段はゲートに第２の節点が接続されソース・
ドレイン路が第１の節点と第２の節点間に接続された第
２のトランジスタからなり、第１の節点が第１の配線に
接続され、第２の節点が第２の配線に接続される。

【００１４】

【実施例】図１を参照して本発明の第１の実施例を説明
する。図１に示すように、メモリセルアレイ１は１つの
Ｎチャネルトランジスタおよび１つの容量素子からセル
が構成された、いわゆる１トランジスタ−１キャパシタ
型セルＭＳをアレイ状に配置して形成されている。ビッ
ト線はＢＬａとＢＬｂを１対として各１つのセンスアン
プＳＡに接続されている。ロウデコーダ２は複数のワー
ド線ＷＬのうち１本を入力されたロウアドレスに応じて
選択する。カラムデコーダ３は入力されたカラムアドレ
スに応じて選択信号Ｙ１、Ｙ２、Ｙ３、…Ｙｎのうち１
つをアクティブレベル（ハイレベル）として選択スイッ
チ４に供給する。選択スイッチ４はゲートにカラムデコ
ーダ３からの選択信号Ｙ１、Ｙ２、Ｙ３、…Ｙｎを受け
、ソース・ドレイン路がセンスアンプＳＡの入出力端と
Ｉ／Ｏ線を構成する配線Ｌａ、Ｌｂ間に設けられたトラ
ンジスタ群により構成されている。

【００１５】選択スイッチ４により選択された１対のビ
ット線対ＢＬａとＢＬｂはそれぞれ配線ＬａとＬｂに接
続される。この配線Ｌａ、Ｌｂは読出しデータおよび書
込みデータを相補的に供給し、一端がデータアンプおよ
びライトアンプ（図示せず）に接続されている。又、こ
の配線Ｌａ、Ｌｂには読出し動作時に配線の電位を電源
電位近くまで上昇させるためのプリチャージ回路５にも
接続されている。このプリチャージ回路５はゲートに読
出し動作時にアクティブレベル（ロウレベル）となる制
御信号φｐを受け、ソース・ドレイン路が電源端Ｖｃｃ
と配線ＬａおよびＬｂとの間にそれぞれ接続されたＰチ
ャネル型トランジスタ１０および１１から構成されてい
る。

【００１６】更に、配線Ｌａ、Ｌｂは本発明の特徴であ
るクランプ回路６に接続され、この２本の配線間の電位
差が読出し動作時に所定電位差以上にならないようにし
ている。このクランプ回路６は、ゲートに読出し動作時
にアクティブレベル（ロウレベル）となる制御信号φＷ
Ｒを受け、ソース・ドレイン路が配線Ｌａと節点Ｎ１間
に接続されたＰチャネル型トランジスタ１２と、ゲート
に制御信号φＷＲを受け、ソース・ドレイン路が配線Ｌ
ｂと節点Ｎ２間に接続されたＰチャネル型トランジスタ
１３と、ゲートに節点Ｎ１が接続され、ソース・ドレイ
ン路が節点Ｎ１と節点Ｎ２間に接続されたＮチャネル型
トランジスタ１４と、ゲートに節点Ｎ２が接続され、ソ
ース・ドレイン路が節点Ｎ１と節点Ｎ２間に接続された
Ｎチャネル型トランジスタ１５から構成されている。

【００１７】次に、本実施例の動作について図面を参照
して説明する。読出し動作時においては、制御信号φＷ
Ｒおよびφｐは共にアクティブレベル（ロウレベル）で
ある（図２（ａ）、（ｂ）参照）。ロウアドレスＲＡお
よびカラムアドレスＣＡがロウデコーダ２およびカラム
デコーダ３にそれぞれ入力されて１つのビット線対が選
択されるまではＰチャネルトランジスタ１０、１１を介
して電源電圧がＩ／Ｏ線を構成する配線ＬａおよびＬｂ
に供給されるのみである。従って、配線Ｌａ、Ｌｂのレ
ベルは共にＶＣＣレベル（例えば５Ｖ）となる（図２（
ｄ）参照）。

【００１８】次に、ロウアドレスＲＡに応じてロウデコ
ーダ２により１本のワード線ＷＬが選択された後、カラ
ムアドレスＣＡが入力される（図２（ｃ）参照）。カラ
ムアドレスＣＡに応じてカラムデコーダ３が選択信号Ｙ
１をアクティブレベル（ハイレベル）とする（図２（ｅ
）参照）ため、それに応じた一組のビット線対が選択ス
イッチ４により選択される。選択されたビット線対ＢＬ
ａ、ＢＬｂのレベルはアドレスに応じて選択されたメモ
リセルＭＳに格納されたデータに対応して、ＢＬａがハ
イレベル、ＢＬｂがロウレベルとなっているため、セン
スアンプＳＡもＢＬａをハイレベルにし、ＢＬｂをロウ
レベルにするように動作する。

【００１９】選択スイッチ４により選択されたビット線
ＢＬａが配線Ｌａに電気的に接続され、ビット線ＢＬｂ
が配線Ｌｂに接続されるため、配線ＬａはＶｃｃレベル
を維持するが、配線Ｌｂの電位は選択されたビット線対
のセンスアンプＳＡによりロウレベルに低下される。し
かし、プリチャージ回路５の電源電圧供給能力に比べて
１つのセンスアンプＳＡの増幅能力は小さいため、配線
Ｌｂの電圧レベルは接地電位とはならず、Ｖｃｃから２
００から３００ｍＡ程度低い電位レベルとなる（図２（
ｄ）参照）。

【００２０】この配線ＬａとＬｂの電位差をデータアン
プ（図示せず）が更に増幅し、これを読出しデータとし
て共通データバスを介して入出力端子（図示せず）に出
力することにより、１つのデータの読出し動作が終了す
る。

【００２１】この読出し動作が高速ベージ・モードであ
る場合、次のデータを読出すのに再度ロウアドレスＲＡ
を入力するのではなく、カラムアドレスＣＡだけを更新
することにより（図２（ｃ）参照）、連続して同一ワー
ド線下のメモリセルＭＳに格納されたデータを読出す動
作を行なう。次のカラムアドレスＣＡが入力されると、
カラムデコーダ３は選択信号Ｙ１を非アクティブレベル
（ロウレベル）とするとともにこのカラムアドレスＣＡ
に応じた次の選択信号（この場合Ｙ２）をアクティブレ
ベルとする（図２（ｄ）参照）。

【００２２】この選択信号が切り替る遷移期間ＴＡにお
いて、入力されたカラムアドレスＣＡの入力タイミング
のずれ等により、カラムデコーダ３がビット線対を選択
するような制御信号を発生する状態（図２では選択信号
Ｙ３がハイレベルとなる状態）となる場合がある。場合
によってはハイレベルとなる選択信号が複数発生するこ
とがあり、この場合には複数のビット線対がＩ／Ｏ線に
接続された状態、即ち、選択スイッチがマルチセレクト
状態となる。

【００２３】図２の遷移期間ＴＡでは、多くのビット線
対（８つ程度）が一度に選択されたマルチセレクト状態
を示している。このように同時に多くのビット線対が選
択されてしまうと、従来ではその選択されたビット線対
のハイおよびロウレベルの組合せによっては、一方の配
線（例えば配線Ｌａ）のレベルが、選択されたビット線
対のセンスアンプＳＡによって電源電位の半分以下の電
位（例えば２Ｖ以下）となり、メモリセルのデータが破
壊される可能性がある。しかし本実施例によれば、この
ような場合でも、後に詳述するクランプ回路６のクラン
プ動作により配線ＬａとＬｂの電位差を一定電位以下と
し、配線Ｌａの最低電位を約３．５Ｖ程度に抑えること
が可能となるため（図２（ｄ）参照）、従来に比してデ
ータの破壊の確率が減少し、読出し速度も高速化される
。

【００２４】遷移期間ＴＡの経過後、カラムアドレスＣ
Ａに応じたビット線対が選択され、前述した動作と同様
に１つのデータが読出される。更に、所定回数のカラム
アドレスＣＡが連続して入力されることにより、１本の
ワード線ＷＬ下のメモリセルに格納されたデータを高速
に読出す高速ベージ・モードによる読出し動作が行なわ
れる。

【００２５】一方、書込動作時においては、書込のため
のロウアドレスＲＡとカラムアドレスＣＡが入力される
と（図２（ｃ）参照）、制御信号φＷＲおよびφｐは共
に非アクティブレベル（ハイレベル）となり、同時にラ
イトアンプ（図示せず）により配線ＬａとＬｂが書込み
データに応じてハイレベルおよびロウレベル（ＧＮＤレ
ベル近く）にされる（図２（ｄ）参照）。その後、カラ
ムアドレスに応じてカラムデコーダが１つの選択信号（
この場合Ｙ１）をアクティブレベルとすることにより、
１つのメモリセルＭＳに書込みデータを格納する。

【００２６】次に、図３を参照して遷移期間ＴＡにおけ
るクランプ回路６の動作について更に詳述する。１つの
データが読出された後、次のデータを読出すためのカラ
ムアドレスＣＡが入力されると、このカラムアドレスに
対応した選択信号（この場合Ｙ２）がハイレベルに立上
り始める。一方、それまでハイレベルだった選択信号Ｙ
１がロウレベルに立下り始める。この時、入力されたカ
ラムアドレスＣＡの入力タイミングのずれ等により、他
の選択信号（この場合Ｙ３）もある電位まで立上る場合
がある。場合によってはこのＹ３のような選択信号が多
数発生することがある。このように同時に多くのビット
線対が選択されてしまうと、選択されたビット線対のハ
イおよびロウレベルの組合せによっては、一方の配線（
この場合配線Ｌａ）のレベルが、選択されたビット線対
のセンスアンプＳＡによって急速にロウレベルに立下っ
ていく。この時、制御信号φＷＲはアクティブレベルで
あるのでトランジスタ１２および１３は導通状態であり
、節点Ｎ１の電位は配線Ｌａと同時にロウレベルに立下
っていく。この時、配線Ｌｂの電位は逆にセンスアンプ
によりＶｃｃ方向に若干立上っている。

【００２７】配線Ｌａの電位が低下していき、配線Ｌａ
とＬｂの電位差、即ち節点Ｎ１とＮ２の電位差がＮチャ
ネルトランジスタ１５のしきい値電圧Ｖｔｈ（例えば７
００ｍＶ）を越えると（図３のｔ１参照）、Ｎチャネル
トランジスタ１５は導通状態となり、電流が節点Ｎ２か
らＮ１に流れ、配線ＬａとＬｂの電位差をクランプする
。配線Ｌａはその電位がＶｃｃ近くである配線Ｌｂと電
気的に接続されるため、電位低下の速度が減少し、最終
的に配線Ｌａの最低電位を従来に比して半分程度に抑え
ることが可能となる。従って、従来ではマルチセレクト
状態によって一方の配線が電源電位の半分以下の電位（
例えば２Ｖ以下）となっていたような場合でも、本実施
例によれば、クランプ回路６のクランプ動作により配線
Ｌａの最低電位を約３．５Ｖ程度に抑えることが可能と
なる。

【００２８】このクランプ動作は配線Ｌａの電位が低下
している間行なわれる。その後、Ｙ３等のレベルが立下
り、配線Ｌａのレベルがプリチャージ回路５によって立
上り始めると、節点Ｎ１とＮ２の電位差はしきい値電圧
Ｖｔｈ以下となるため、Ｎチャネルトランジスタ１５は
非導通状態となり、配線Ｌａ、Ｌｂともに急速に立上る
。

【００２９】以上の動作により、遷移期間中に従来では
メモリセルのデータを破壊してしまうような電位低下が
Ｉ／Ｏ線に発生しても、本実施例によれば、クランプ回
路６がＩ／Ｏ線を構成する２本の配線間でクランプ動作
を行なうため、一方の配線が大幅に低下することがない
。従って、メモリセルのデータ破壊を防止しできるとと
もに、配線の電位低下が小さいため、次の読出し動作を
高速化することが可能となる。

【００３０】尚、以上の説明では配線Ｌａがマルチセレ
クト状態の時にロウレベルに急速に立下った例を示した
が、逆に配線Ｌｂがロウレベルに急速に立下った場合は
節点Ｎ１と配線Ｌｂの電位差がＮチャネルトランジスタ
１４のしきい値電圧Ｖｔｈを越えるため、今度は節点Ｎ
１からＮ２に電流が流れるクランプ動作が行なわれ、上
述した同様な効果が得られる。

【００３１】次に図４を参照して本発明の第２の実施例
について説明する。本実施例と図１に示した第１の実施
例との違いはクランプ回路の構成だけであり、他の構成
はすべて同じである。本実施例ではクランプ回路１０６
を、ゲートに節点Ｎ１１が接続されソース・ドレイン路
がＩ／Ｏ線を構成する配線ＬａとＬｂ間に設けられたＮ
チャネルトランジスタ４１と、ゲートに節点Ｎ１２が接
続されソース・ドレイン路がＩ／Ｏ線を構成する配線Ｌ
ａとＬｂ間に設けられたＮチャネルトランジスタ４２と
、ゲートに読出し時にアクティブレベル（ロウレベル）
となる制御信号φＷＲを受け、ソース・ドレイン路が配
線Ｌａと節点Ｎ１１間に設けられたＰチャネルトランジ
スタ４３と、ゲートに制御信号φＷＲを受け、ソース・
ドレイン路が配線Ｌａと節点Ｎ１２間に設けられたＰチ
ャネルトランジスタ４４と、ゲートに制御信号φＷＲを
受け、ソース・ドレイン路が接地電位と節点Ｎ１１間に
設けられたＮチャネルトランジスタ４５と、ゲートに制
御信号φＷＲを受け、ソース・ドレイン路が接地電位と
節点Ｎ１２間に設けられたＮチャネルトランジスタ４６
から構成されている。

【００３２】次に図５を参照して本実施例の動作につい
て説明する。本実施例と第１の実施例の動作上の違いは
遷移期間ＴＡにおけるクランプ回路１０６の動作だけで
、他は第１の実施例と同じであるので、遷移期間ＴＡの
動作だけを以下に説明する。

【００３３】１つのデータが読出された後、次のデータ
を読出すためのカラムアドレスＣＡが入力されると、こ
のカラムアドレスに対応した選択信号（この場合Ｙ２）
がハイレベルに立上り始める。一方、それまでハイレベ
ルだった選択信号Ｙ１がロウレベルに立下り始める。こ
の時、入力されたカラムアドレスＣＡの入力タイミング
のずれ等により、第１の実施例と同様、Ｙ３のような選
択信号が多数発生し同時に多くのビット線対が選択され
てしまうと、選択されたビット線対のハイおよびロウレ
ベルの組合せによっては、一方の配線（この場合配線Ｌ
ａ）のレベルが、選択されたビット線対のセンスアンプ
ＳＡによって急速にロウレベルに立下っていく。

【００３４】この時、制御信号φＷＲはアクティブレベ
ル（ロウレベル）であるのでＰチャネルトランジスタ４
３および４４は導通状態、Ｎチャネルトランジスタ４５
および４６は非導通状態となる。本実施例の場合、節点
Ｎ１１、Ｎ１２の電位はＰチャネルトランジスタ４３、
４４を介しているため、その分だけ電位変化が遅延して
（図５の点線参照）ロウレベルに立下っていく。この時
、配線Ｌｂの電位は逆にセンスアンプによりＶｃｃ方向
に若干立上っている。

【００３５】配線Ｌａの電位が低下していき、配線Ｌａ
と節点Ｎ１２の電位差がＮチャネルトランジスタ４２の
しきい値電圧Ｖｔｈ（例えば７００ｍＶ）を越えると（
図５のｔ１１参照）、Ｎチャネルトランジスタ４２は導
通状態となり、電流が配線Ｌｂから配線Ｌａに流れ、配
線ＬａとＬｂの電位差をクランプする。このクランプ動
作により、ロウレベルに立下る速度が低下し、第１の実
施例と同様に配線Ｌａの最低電位を従来に比して抑える
ことが可能となる。

【００３６】このクランプ動作は配線Ｌａの電位が低下
している間行なわれるが、本実施例では、Ｙ３等のレベ
ルが立下り、配線Ｌａ、Ｌｂのレベルがプリチャージ回
路５によって立上り始めても、節点Ｎ１２の電位変化は
点線に示すようにＰチャネルトランジスタ４４の存在に
より遅延して変化するため、この時点（図５のｔ１２）
では配線Ｌａと節点Ｎ１２の間の電位差はしきい値電圧
である。従って、配線Ｌａが立上った直後はまだＮチャ
ネルトランジスタ４２は導通状態を維持しており、自身
よりも高い電位レベルの配線Ｌｂと電気的に接続されて
いる配線Ｌａの立上りは第１の実施例に比してより早く
なる。その後、配線Ｌａの電位が立上り節点１２との電
位差がしきい値電圧Ｖｔｈ以下となるとＮチャネルトラ
ンジスタ４２は非導通状態となる。

【００３７】配線ＬｂはＹ３等のレベルが立下った時点
（図５のｔ１２）でもＮチャネルトランジスタ４２が導
通しているため、それ以降も配線Ｌａの電位と節点Ｎ１
２との電位差がしきい値電圧に達するまで電位レベルは
低下する。従って、配線Ｌａの立上りが配線Ｌｂに比し
て急速に高レベルに達し、今までとは逆に配線Ｌａの電
位がＬｂの電位よりも高くなり、配線の電位差がしきい
値電圧Ｖｔｈ以上となる（図５のｔ１３）が、節点Ｎ１
１の電位変化は点線に示すようにＰチャネルトランジス
タ４３の存在により遅延して変化するため、この時点（
図５のｔ１３）では配線Ｌｂと節点Ｎ１１との電位差は
Ｎチャネルトランジスタ４１のしきい値電圧Ｖｔｈ以下
である。従って、Ｎチャネルトランジスタ４１は導通状
態とはならず、配線Ｌａはそのまま急速にハイレベルに
立上がることが可能となる。

【００３８】尚、第１の実施例と同様にマルチセレクト
状態となって配線Ｌｂがロウレベルに急速に立下った場
合は節点Ｎ１１と配線Ｌｂの電位差がＮチャネルトラン
ジスタ４１のしきい値電圧Ｖｔｈを越えるため、今度は
配線Ｌａから配線Ｌｂに電流が流れ、クランプ動作が行
なわれ、上述した同様な効果が得られる。

【００３９】以上説明したように本実施例では、第１の
実施例に比して配線の電位の立上りが早くなる効果を有
する。更に第１の実施例では、配線ＬａとＬｂ間の電位
差による電流を流すためのトランジスタがＰチャネルト
ランシスタ１２、１３およびＮチャネルトランジスタ１
４、１５の計４つであるのに対して、本実施例ではＮチ
ャネルトランジスタ４１、４２の２つですむ。これら電
流を流すトランジスタはその大きさを大きく設計しなけ
ればならないため、第２の実施例ではクランプ回路を構
成するトランジスタの全体の数では第１の実施例より多
いが、小さなトランジスタで構成することができるため
、結果として第１の実施例よりも小さな形成領域でクラ
ンプ回路を構成することが可能となる。

【００４０】

【発明の効果】以上説明したように、本発明の半導体記
憶装置は、メモリセルのデータを破壊してしまうような
電位低下がＩ／Ｏ線に発生しても、クランプ回路がＩ／
Ｏ線を構成する２本の配線間でクランプ動作を行なうた
め、一方の配線が大幅に低下することがない。

【００４１】従って、メモリセルのデータ破壊を防止し
できるとともに、配線の電位低下が小さいため、次の読
出し動作を高速化することが可能となる。

【図面の簡単な説明】

【図１】本発明の第１の実施例における半導体メモリ装
置の構成を示す回路図である。

【図２】図１に示す半導体メモリ装置の動作を説明する
ための波形図である。

【図３】図２に示す波形の一部を更に詳細に示した回路
図である。

【図４】本発明の第２の実施例による半導体メモリ装置
の構成を示す回路図である。

【図５】図４に示す半導体メモリ装置の動作を説明する
ための波形図である。

【符号の説明】

１　　　　メモリセルアレイ２　　　　ロウデコーダ３　　　　カラムデコーダ４　　　　選択スイッチ５　　　　プリチャージ回路６　　　　クランプ回路

Claims

【特許請求の範囲】

【請求項１】　　アレイ状に設けられた複数のメモリセ
ルとそれらにそれぞれ接続した複数のビット線およびワ
ード線からなるメモリセルアレイと、選択回路を介して
前記複数のビット線の所定の数のビット線と接続される
第１の配線と第２の配線からなるＩ／Ｏ線と、読出し時
に活性化する回路であって前記第１の配線が前記第２の
配線よりも所定電圧値以上となった時に前記第１の配線
と前記第２の配線を接続する第１の手段と前記第２の配
線が前記第１の配線よりも前記所定電圧値以上となった
時に前記第１の配線と前記第２の配線を接続する第２の
手段とを含むクランプ回路とを有することを特徴とする
半導体メモリ装置。
【請求項２】　　前記第１の手段はゲートに第１の節点
が接続されソース・ドレイン路が前記第１の節点と第２
の節点間に接続された第１のトランジスタを含み、前記
第２の手段はゲートに前記第２の節点が接続されソース
・ドレイン路が前記第１の節点と前記第２の節点間に接
続された第２のトランジスタを含み、前記クランプ回路
はさらに前記第１の節点を前記第１の配線に接続する手
段と、前記第２の節点を前記第２の配線に接続する手段
とを有することを特徴とする請求項１記載の半導体メモ
リ装置。
【請求項３】　　前記クランプ回路は、制御端子に読出
し動作時にアクティブレベルとなる制御信号を受け前記
第１の配線と前記第１の節点間に設けられた第１のトラ
ンスファーゲートと、制御端子に前記制御信号を受け前
記第２の配線と前記第２の節点間に設けられた第２のト
ランスファーゲートとを含むことを特徴とする請求項１
記載の半導体メモリ装置。
【請求項４】　　前記クランプ回路は、制御端子に読出
し時にアクティブレベルとなる制御信号を受け前記第１
の配線と前記第１の節点間に設けられた第１のトランス
ファーゲートと、制御端子に前記制御信号を受け前記第
１の配線と前記第２の節点間に設けられた第２のトラン
スファーゲートと、制御端子に前記制御信号を受け接地
電位と前記第１の節点間に設けられた第３のトランスフ
ァーゲートと、制御端子に前記制御信号を受け前記接地
電位と前記第２の節点間に設けられた第４のトランスフ
ァーゲートとを含むことを特徴とする請求項１記載の半
導体メモリ装置。
【請求項５】　　読出し動作時に前記第１の配線と前記
第２の配線とに電源電位を供給するプリチャージ回路を
有することを特徴とする請求項１記載の半導体メモリ装
置。
【請求項６】　　前記プリチャージ回路は、制御端子に
読出し動作時にアクティブレベルとなる信号を受け電源
端と前記第１の配線間に設けられた第５のトランスファ
ーゲートと、制御端子に前記信号を受け前記電源端と前
記第２の配線間に設けられた第６のトランスファーゲー
トとを含むことを特徴とする請求項５記載の半導体メモ
リ装置。