JPH0422329B2 - - Google Patents
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- JPH0422329B2 JPH0422329B2 JP60051604A JP5160485A JPH0422329B2 JP H0422329 B2 JPH0422329 B2 JP H0422329B2 JP 60051604 A JP60051604 A JP 60051604A JP 5160485 A JP5160485 A JP 5160485A JP H0422329 B2 JPH0422329 B2 JP H0422329B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
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-
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-
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- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/7722—Field effect transistors using static field induced regions, e.g. SIT, PBT
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Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、超高速半導体素子、特にシリコン系
の超高速素子を提供するものである。
の超高速素子を提供するものである。
新しい超高速素子として、半導体結晶中に櫛状
の金属層を埋め込んだ第１図に示すようなパーミ
アブル・ベース・トランジスタ提案され試作され
ている（たとえばシー・オー・ボズラー、ジー・
デイー・アレイ；アイ イーイーイー トランズ
アクシヨン エレクトロン デバイス（C.O.
Bozler and G.D.Alley；IEEE Trans.Electron
Devices）、ED−27 1128（1980））。
の金属層を埋め込んだ第１図に示すようなパーミ
アブル・ベース・トランジスタ提案され試作され
ている（たとえばシー・オー・ボズラー、ジー・
デイー・アレイ；アイ イーイーイー トランズ
アクシヨン エレクトロン デバイス（C.O.
Bozler and G.D.Alley；IEEE Trans.Electron
Devices）、ED−27 1128（1980））。
図において、１０はベース領域、１１はコレク
タ、１２はメタルベース、１３はエミツタ、１４
は裏面金属電極である。この種のものは電子の走
行距離が非常に短いために高速化に有利な素子で
あるが、埋め込み金属１２の線幅のバラツキがト
ランジスタの動作電圧に大きな影響を与えるた
め、いわゆる閾値制御がむずかしいという欠点が
ある。そこでコレーマーによつて、本金属層を制
御電極としてではなく、バイポーラ・トランジス
タのベース層用埋め込み配線として利用すること
が、提案されている（エイツチ・コレーマー；ジ
ヤーナル オブ ヴアキユム サイエンス アン
ド テクノロジー（H.Kroemer；J.Vac.Sci.
Technol.B１、126（1983））。バイポーラ・トラン
ジスタの場合にはｐ−ｎ接合のビルトイン・ポテ
ンシヤルで閾値電圧は決るので、配線の線幅のバ
ラツキはほとんど影響を及ぼさない。金属膜の抵
抗は半導体に比して低いので、ベース幅を狭くし
てもベース抵抗を低く保てるため、高速化が可能
である。しかしながら、このような素子を実現す
る手段はGaAsを用いたパーミアブル・ベース・
トランジスタの例が知られている程度であり、コ
レーマーの提案を実現できる方法は開発されてい
ない。
タ、１２はメタルベース、１３はエミツタ、１４
は裏面金属電極である。この種のものは電子の走
行距離が非常に短いために高速化に有利な素子で
あるが、埋め込み金属１２の線幅のバラツキがト
ランジスタの動作電圧に大きな影響を与えるた
め、いわゆる閾値制御がむずかしいという欠点が
ある。そこでコレーマーによつて、本金属層を制
御電極としてではなく、バイポーラ・トランジス
タのベース層用埋め込み配線として利用すること
が、提案されている（エイツチ・コレーマー；ジ
ヤーナル オブ ヴアキユム サイエンス アン
ド テクノロジー（H.Kroemer；J.Vac.Sci.
Technol.B１、126（1983））。バイポーラ・トラン
ジスタの場合にはｐ−ｎ接合のビルトイン・ポテ
ンシヤルで閾値電圧は決るので、配線の線幅のバ
ラツキはほとんど影響を及ぼさない。金属膜の抵
抗は半導体に比して低いので、ベース幅を狭くし
てもベース抵抗を低く保てるため、高速化が可能
である。しかしながら、このような素子を実現す
る手段はGaAsを用いたパーミアブル・ベース・
トランジスタの例が知られている程度であり、コ
レーマーの提案を実現できる方法は開発されてい
ない。
本発明の目的はベース部にメタルを埋め込み型
で接触させ、ベース抵抗を大幅に低減させること
により、高速特性に優れたバイポーラトランジス
タの製造方法を提供することにある。
で接触させ、ベース抵抗を大幅に低減させること
により、高速特性に優れたバイポーラトランジス
タの製造方法を提供することにある。
本発明の要旨は、半導体材料としてシリコンを
用い、金属材料としてニツケルまたはコバルトあ
るいはその混合物を用いることにより、バイポー
ラ・トランジスタのベース部に金属配線を有する
トランジスタを実現可能にするものである。
用い、金属材料としてニツケルまたはコバルトあ
るいはその混合物を用いることにより、バイポー
ラ・トランジスタのベース部に金属配線を有する
トランジスタを実現可能にするものである。
その構成は次の通りである。
即ち、エミツタ領域、ベース領域およびコレク
タ領域が順次接して設けられ、当該各領域はシリ
コンより成り、且前記ベース領域に接してニツケ
ル又はコバルト、或いはその混合物のシリサイド
からなる金属電極領域を有せしめるものである。
タ領域が順次接して設けられ、当該各領域はシリ
コンより成り、且前記ベース領域に接してニツケ
ル又はコバルト、或いはその混合物のシリサイド
からなる金属電極領域を有せしめるものである。
また、一般には前記シリサイド金属電極領域は
前記ベース領域とオーミツク接触し、且エミツタ
領域又はコレクタ領域とシヨツトキ障壁を形成し
て接触している。
前記ベース領域とオーミツク接触し、且エミツタ
領域又はコレクタ領域とシヨツトキ障壁を形成し
て接触している。
前述のシリサイド金属電極は、通常ストライプ
状、格子状等複数の活性領域相当部分を開孔して
設けられる。
状、格子状等複数の活性領域相当部分を開孔して
設けられる。
シリコン上のNiSi2、CoSi2又はこの混晶はエ
ピタキシヤル成長させることが可能である。特に
分子線エピタキシー（MBE）法を用いると良質
のエピタキシヤル膜をうることができる。本発明
においてはこのMBE法の特性を利用することに
よつて当該半導体装置を実現出来る。以下実施例
において、本発明の詳細を説明する。
ピタキシヤル成長させることが可能である。特に
分子線エピタキシー（MBE）法を用いると良質
のエピタキシヤル膜をうることができる。本発明
においてはこのMBE法の特性を利用することに
よつて当該半導体装置を実現出来る。以下実施例
において、本発明の詳細を説明する。
以下、本発明の特徴を第２図を参酌し、実施例
によつて説明する。
によつて説明する。
実施例 １
まず、化学洗浄を行つた、Si１１１基板２１を
分子線エピタキシー装置へ導入し、超高真空下
で、熱処理により、Si清浄表面を作成する（第２
図ａ）。Siの結晶面としては１１１面が最良であ
る。１００面も好ましい。なお、分子線エピタキ
シー装置とは、到達真空度が10-9Torr以下であ
り、蒸発源としておのおのの独立の複数個の分子
線ないし原子線の発生源を有する蒸着装置の一種
である。本実施例で用いた分子線エピタキシー装
置は、到達真空度が、５×10-11Torrで、蒸発源
として、Si、Ni、およびCo用にそれぞれ別個の
電子銃を有するものである。
分子線エピタキシー装置へ導入し、超高真空下
で、熱処理により、Si清浄表面を作成する（第２
図ａ）。Siの結晶面としては１１１面が最良であ
る。１００面も好ましい。なお、分子線エピタキ
シー装置とは、到達真空度が10-9Torr以下であ
り、蒸発源としておのおのの独立の複数個の分子
線ないし原子線の発生源を有する蒸着装置の一種
である。本実施例で用いた分子線エピタキシー装
置は、到達真空度が、５×10-11Torrで、蒸発源
として、Si、Ni、およびCo用にそれぞれ別個の
電子銃を有するものである。
次に表面を清浄化したSi基板の温度を約700℃
に設定し、温度が一定になつた時点からSi22の成
長を開始する。この際、ｎ型になるように、Sb
を同時に分子線源より供給するが、これはリン
（Ｐ）や砒素（As）であつてもかまわない。ある
いはイオン化した不純物であつてもよい。このｎ
型不純物の濃度は1018cm-3程度である。膜厚が1μ
ｍに達したところで、Sb分子線源の温度を低下
し、濃度1016cm-3、幅0.3μｍのｎ型層を成長した
後、Sbのシヤツターを閉じ、Ga分子線源のシヤ
ツターを開き、ベース領域となるｐ型半導体層２
３を成長する。この際、GaのかわりにＢ分子線
あるいはイオン線を用いてもよい。このｐ型半導
体層２３の不純物濃度は1018cm-3程度である。こ
の層を0.1μｍ厚成長させた後、Ga分子線源のシ
ヤツターを閉じる。
に設定し、温度が一定になつた時点からSi22の成
長を開始する。この際、ｎ型になるように、Sb
を同時に分子線源より供給するが、これはリン
（Ｐ）や砒素（As）であつてもかまわない。ある
いはイオン化した不純物であつてもよい。このｎ
型不純物の濃度は1018cm-3程度である。膜厚が1μ
ｍに達したところで、Sb分子線源の温度を低下
し、濃度1016cm-3、幅0.3μｍのｎ型層を成長した
後、Sbのシヤツターを閉じ、Ga分子線源のシヤ
ツターを開き、ベース領域となるｐ型半導体層２
３を成長する。この際、GaのかわりにＢ分子線
あるいはイオン線を用いてもよい。このｐ型半導
体層２３の不純物濃度は1018cm-3程度である。こ
の層を0.1μｍ厚成長させた後、Ga分子線源のシ
ヤツターを閉じる。
次にNiSi2層２４を成長させるべく、まず基板
温度をほぼ550℃に設定し、NiとSiのビーム強度
がほぼ１：２になるように設定した後、NiSi2膜
の成長を行う。NiSi2膜厚がほぼ0.1μｍになつた
ところで膜成長を停止する（第２図ｂ）。
温度をほぼ550℃に設定し、NiとSiのビーム強度
がほぼ１：２になるように設定した後、NiSi2膜
の成長を行う。NiSi2膜厚がほぼ0.1μｍになつた
ところで膜成長を停止する（第２図ｂ）。
次に資料をMBE装置より取出した後、NiSi2膜
の加工を行う。まず電子線描画法により、NiSi2
膜の幅および間隔を約0.4μｍになるよう描画した
後、イオンミリング法により不要なNiSi2膜を除
去する（第２図ｃ）。次に試料を十分洗浄した後、
再びMBE装置内に導入し、まずSiビームにより
表面クリーニングを施こす。再び基板温度約650
℃でｐ型半導体層２５を100Å程度成長させる。
このｐ型半導体層は必ずしも必要ではないが、こ
の上に成長させるｎ型半導体層２６とシリサイド
層間に十分障壁が形成できるようにするためのも
のである。
の加工を行う。まず電子線描画法により、NiSi2
膜の幅および間隔を約0.4μｍになるよう描画した
後、イオンミリング法により不要なNiSi2膜を除
去する（第２図ｃ）。次に試料を十分洗浄した後、
再びMBE装置内に導入し、まずSiビームにより
表面クリーニングを施こす。再び基板温度約650
℃でｐ型半導体層２５を100Å程度成長させる。
このｐ型半導体層は必ずしも必要ではないが、こ
の上に成長させるｎ型半導体層２６とシリサイド
層間に十分障壁が形成できるようにするためのも
のである。
次にドーパントをGaからSbに切りかえ、エミ
ツタ層となるべきｎ型半導体層２６を形成する
（第２図ｄ）。この時の不純物濃度は５×1019cm
-3、膜厚は0.2μｍである。
ツタ層となるべきｎ型半導体層２６を形成する
（第２図ｄ）。この時の不純物濃度は５×1019cm
-3、膜厚は0.2μｍである。
こうして準備した半導体基板をMBE装置より
取出した後、通常のバイポーラトランジスタと同
様のプロセスにより、素子分離、電極形成を行
い、素子作製が完了する。第２図ｅはこれまでの
第２図ａ〜ｄに示された断面とは直角方向の断面
を示している。３０は絶縁層、２７はエミツタ電
極、２８はベース電極、２９はコレクタ電極を示
している。
取出した後、通常のバイポーラトランジスタと同
様のプロセスにより、素子分離、電極形成を行
い、素子作製が完了する。第２図ｅはこれまでの
第２図ａ〜ｄに示された断面とは直角方向の断面
を示している。３０は絶縁層、２７はエミツタ電
極、２８はベース電極、２９はコレクタ電極を示
している。
このようにして作製されたバイポーラトランジ
スタは、NiSi2膜層２４を除いて他はすべて同じ
構造を有する従来型のバイポーラトランジスタに
較べて、ベース抵抗はほぼ1/5となり、この結果
しや断周波数は２倍となり高速性能の向上がみら
れた。
スタは、NiSi2膜層２４を除いて他はすべて同じ
構造を有する従来型のバイポーラトランジスタに
較べて、ベース抵抗はほぼ1/5となり、この結果
しや断周波数は２倍となり高速性能の向上がみら
れた。
実施例 ２
本実施例では制御電極部を固相エピタキシヤル
法を用い、シリサイド膜が完全に基板Siと同じ結
晶方位になる場合について述べる。
法を用い、シリサイド膜が完全に基板Siと同じ結
晶方位になる場合について述べる。
基本的な方法は実施例１に記載したものと同様
の方法であるので、シリサイド膜の形成に関する
点について説明する。
の方法であるので、シリサイド膜の形成に関する
点について説明する。
コレクタとなるべきｎ型層２２を成長させた後
基板温度をほぼ室温に低下させる。次に、Niの
みを約20Å成長した後、基板を再び450℃以上に
加熱してNiとSiとを反応せしめNi−Si2膜を成長
する。この反応により、Si基板上に結晶軸のそろ
つた単結晶NiSi2の薄層が形成される。次に基板
温度を550℃に設定しNiビームを蒸着すると前述
のNiSi2が結晶成長の種となりNiSi2膜を約1000
Å成長させることができる。このNiSi2膜を制御
用電極として使うわけだが、以下は実施例１と同
様のプロセスにより素子を作製せしめる。
基板温度をほぼ室温に低下させる。次に、Niの
みを約20Å成長した後、基板を再び450℃以上に
加熱してNiとSiとを反応せしめNi−Si2膜を成長
する。この反応により、Si基板上に結晶軸のそろ
つた単結晶NiSi2の薄層が形成される。次に基板
温度を550℃に設定しNiビームを蒸着すると前述
のNiSi2が結晶成長の種となりNiSi2膜を約1000
Å成長させることができる。このNiSi2膜を制御
用電極として使うわけだが、以下は実施例１と同
様のプロセスにより素子を作製せしめる。
このようにして作製した素子のベース抵抗は実
施例１の場合とほぼ同じであり、同様の性能改善
がみられた。
施例１の場合とほぼ同じであり、同様の性能改善
がみられた。
実施例 ３
前実施例ではシリサイド膜としてNiSi2膜を用
いたが、シリサイド膜の表面平坦性を向上させる
ためにはCoとNiの混晶を用いるとさらによいの
で、以下その実施例を示す。本例もシリサイド膜
の形成方法を主として説明する。
いたが、シリサイド膜の表面平坦性を向上させる
ためにはCoとNiの混晶を用いるとさらによいの
で、以下その実施例を示す。本例もシリサイド膜
の形成方法を主として説明する。
前実施例と同様の装置および基板処理方法にて
表面をクリーニングしたSi１１１面上に所定の半
導体層を成長せしめ、次いでSi、NiおよびCoの
分子線を照射した。この時、基板温度は約550℃
であり、シリサイド膜の成長速度は１〜10Å／
sec内になるように設定した。また、NiとCoの強
度比は0.05−0.95の間に設定すればよいが、特
に、Coが10−50％程度になるようにして成長す
るのが望ましい。また、金属ビームとSiビームと
の強度比は、0.5〜0.25の間になるように設定し
た。このようにして、シリサイド膜を0.1μｍにな
つたところで膜成長を停止する。
表面をクリーニングしたSi１１１面上に所定の半
導体層を成長せしめ、次いでSi、NiおよびCoの
分子線を照射した。この時、基板温度は約550℃
であり、シリサイド膜の成長速度は１〜10Å／
sec内になるように設定した。また、NiとCoの強
度比は0.05−0.95の間に設定すればよいが、特
に、Coが10−50％程度になるようにして成長す
るのが望ましい。また、金属ビームとSiビームと
の強度比は、0.5〜0.25の間になるように設定し
た。このようにして、シリサイド膜を0.1μｍにな
つたところで膜成長を停止する。
次に試料をMBE装置より取出した後、実施例
１と同様に、電子線描画、イオンミリング法等に
より制御電極としての加工を施こす。そして再び
MBE装置内に導入して実施例１と同様の半導体
層の成長を行つた後、トランジスタとして完成さ
せた。
１と同様に、電子線描画、イオンミリング法等に
より制御電極としての加工を施こす。そして再び
MBE装置内に導入して実施例１と同様の半導体
層の成長を行つた後、トランジスタとして完成さ
せた。
このようにして作製したバイポーラトランジス
タは従来型のものにくらべてベース抵抗はほぼ1/
５となり、しや断周波数はほぼ２倍になり高速性
能の向上がみられた。
タは従来型のものにくらべてベース抵抗はほぼ1/
５となり、しや断周波数はほぼ２倍になり高速性
能の向上がみられた。
本発明によい、シリコンバイポーラトランジス
タにおいて、ベース層厚を薄くした場合に生ずる
ベース抵抗の増大を妨げ、その結果、トランジス
タ特性の特に高速性に２倍以上の改善がみられ
た。
タにおいて、ベース層厚を薄くした場合に生ずる
ベース抵抗の増大を妨げ、その結果、トランジス
タ特性の特に高速性に２倍以上の改善がみられ
た。
第１図はパーミアブルベーストランジスタの断
面図、第２図は本発明のトランジスタの作製工程
と完成後の装置を示す断面図である。 １１：コレクタ領域、１２：メタルベース、１
３：エミツタ領域、２１：Si基板、２２：コレク
タ用ｎ型Si層、２３：ベース用ｐ型Si層、２４：
NiSi2膜、２５：ｐ型層、２６：エミツタ用ｎ型
Si層、２７：エミツタ電極、２８：ベース電極、
２９：コレクタ電極。
面図、第２図は本発明のトランジスタの作製工程
と完成後の装置を示す断面図である。 １１：コレクタ領域、１２：メタルベース、１
３：エミツタ領域、２１：Si基板、２２：コレク
タ用ｎ型Si層、２３：ベース用ｐ型Si層、２４：
NiSi2膜、２５：ｐ型層、２６：エミツタ用ｎ型
Si層、２７：エミツタ電極、２８：ベース電極、
２９：コレクタ電極。
Claims (1)
- １ 単結晶シリコン基板上に第１のｎ型単結晶シ
リコン半導体層を形成する工程と、該第１のｎ型
単結晶シリコン半導体層上に第１のｐ型シリコン
半導体層を形成する工程と、該第１のｐ型単結晶
シリコン半導体層上に分子線エピタキシー法を用
いてニツケルまたはコバルトを含み該第１のｐ型
単結晶シリコン半導体層とオーミツク接触する単
結晶金属シリサイド膜を形成する工程と、該単結
晶金属シリサイド膜を加工して複数の線状あるい
は格子状配線を形成する工程と、該配線および露
出された該第１のｐ型単結晶シリコン半導体層上
に該配線とオーミツク接触する第２のｐ型単結晶
シリコン半導体層を形成する工程と、該第２のｐ
型単結晶シリコン半導体層上に該配線とシヨトキ
障壁を形成する第２のｎ型単結晶シリコン半導体
層を形成する工程と、該第１のｎ型単結晶シリコ
ン半導体層と該単結晶金属シリサイド膜と第２の
ｎ型単結晶シリコン半導体層にそれぞれ接続され
たコレクタ電極とベース電極とエミツタ電極とを
形成する工程とを有することを特徴とするバイポ
ーラトランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5160485A JPS61212061A (ja) | 1985-03-16 | 1985-03-16 | バイポーラトランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5160485A JPS61212061A (ja) | 1985-03-16 | 1985-03-16 | バイポーラトランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61212061A JPS61212061A (ja) | 1986-09-20 |
| JPH0422329B2 true JPH0422329B2 (ja) | 1992-04-16 |
Family
ID=12891502
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5160485A Granted JPS61212061A (ja) | 1985-03-16 | 1985-03-16 | バイポーラトランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61212061A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2535738B2 (ja) * | 1988-12-09 | 1996-09-18 | 工業技術院長 | 半導体装置 |
| GB0318146D0 (en) | 2003-08-02 | 2003-09-03 | Zetex Plc | Bipolar transistor with a low saturation voltage |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5887865A (ja) * | 1981-11-20 | 1983-05-25 | Nec Corp | 金属ベ−ストランジスタ |
| JPS5893373A (ja) * | 1981-11-30 | 1983-06-03 | Nec Corp | 半導体装置およびその製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58158455U (ja) * | 1982-04-16 | 1983-10-22 | 三菱電機株式会社 | 半導体装置 |
-
1985
- 1985-03-16 JP JP5160485A patent/JPS61212061A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5887865A (ja) * | 1981-11-20 | 1983-05-25 | Nec Corp | 金属ベ−ストランジスタ |
| JPS5893373A (ja) * | 1981-11-30 | 1983-06-03 | Nec Corp | 半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61212061A (ja) | 1986-09-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |