JPH0421369B2 - - Google Patents
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- Publication number
- JPH0421369B2 JPH0421369B2 JP55115073A JP11507380A JPH0421369B2 JP H0421369 B2 JPH0421369 B2 JP H0421369B2 JP 55115073 A JP55115073 A JP 55115073A JP 11507380 A JP11507380 A JP 11507380A JP H0421369 B2 JPH0421369 B2 JP H0421369B2
- Authority
- JP
- Japan
- Prior art keywords
- gate
- circuit
- state
- tri
- oscillation circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000010355 oscillation Effects 0.000 claims description 25
- 238000010586 diagram Methods 0.000 description 8
- 239000003990 capacitor Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000009471 action Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000036760 body temperature Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 231100000989 no adverse effect Toxicity 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000006903 response to temperature Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/03—Astable circuits
Description
【発明の詳細な説明】
本発明は、時定数素子を選択的に切換えて発振
条件を可変する発振出力精度の高いトライステー
トゲート型発振回路に関する。
条件を可変する発振出力精度の高いトライステー
トゲート型発振回路に関する。
従来、時定数素子を選択的に切換えて発振条件
を可変する型式の発振回路にあつては、上記切換
制御素子として一般にトランジスタからなる電子
スイツチが採用されている。第１図はその一例を
示すもので、３段に縦続接続されたインバータ回
路１，２，３を回路本体とし、２段目の出力をコ
ンデンサＣを介して１段目インバータ回路１の入
力抵抗RO端に帰還すると共に、３段目の出力を
抵抗RXあるいはRSを選択的に介して上記入力抵
抗RO端に帰還して発振ループを形成するように
構成される。上記抵抗RX，RSの選択的切換は、
帰還ループの上記各抵抗RX，RSにそれぞれ直列
に介挿されたトランジスタ等の電子スイツチ４，
５を各別にオン・オフ制御することによつて行わ
れる。
を可変する型式の発振回路にあつては、上記切換
制御素子として一般にトランジスタからなる電子
スイツチが採用されている。第１図はその一例を
示すもので、３段に縦続接続されたインバータ回
路１，２，３を回路本体とし、２段目の出力をコ
ンデンサＣを介して１段目インバータ回路１の入
力抵抗RO端に帰還すると共に、３段目の出力を
抵抗RXあるいはRSを選択的に介して上記入力抵
抗RO端に帰還して発振ループを形成するように
構成される。上記抵抗RX，RSの選択的切換は、
帰還ループの上記各抵抗RX，RSにそれぞれ直列
に介挿されたトランジスタ等の電子スイツチ４，
５を各別にオン・オフ制御することによつて行わ
れる。
ところがこのような電子スイツチ４，５にあつ
ては、そのオン抵抗が時定数素子である抵抗RX，
RSにそれぞれ直列に加わるので、発振周波数決
定に対する誤差要素となつた。特に上記オン抵抗
に所謂バラツキがあるとき、これを補償すること
が甚だ困難である等の不具合があつた。また抵抗
RX等が温度センシング素子等の可変抵抗型のも
のであり、このセンシング素子による発振周波数
変化を計測するシステム等にあつては、上記オン
抵抗による誤差の影響が顕著に生じた。またこれ
を基準抵抗RSによつて補償せんとしても多くの
問題が生じた。
ては、そのオン抵抗が時定数素子である抵抗RX，
RSにそれぞれ直列に加わるので、発振周波数決
定に対する誤差要素となつた。特に上記オン抵抗
に所謂バラツキがあるとき、これを補償すること
が甚だ困難である等の不具合があつた。また抵抗
RX等が温度センシング素子等の可変抵抗型のも
のであり、このセンシング素子による発振周波数
変化を計測するシステム等にあつては、上記オン
抵抗による誤差の影響が顕著に生じた。またこれ
を基準抵抗RSによつて補償せんとしても多くの
問題が生じた。
本発明はこのような事情を考慮してなされたも
ので、その目的とするところは、切換素子等のオ
ン抵抗による誤差要因がなく、時定数素子によつ
て決定される発振周波数を高精度に設定すること
のできる簡易で実用性の高いトライステート型発
振回路を提供することにある。
ので、その目的とするところは、切換素子等のオ
ン抵抗による誤差要因がなく、時定数素子によつ
て決定される発振周波数を高精度に設定すること
のできる簡易で実用性の高いトライステート型発
振回路を提供することにある。
以下、図面を参照して本発明の実施例につき説
明する。
明する。
第２図は第１の実施例を示す概略構成図で、１
１，１２は２段に縦続に接続されたインバータ回
路である。２段目のインバータ回路１２の出力は
コンデンサＣを介して１段目のインバータ回路１
１の入力抵抗RO端に帰還されると共に、次段の
アンド回路１３，１４およびオア回路１５，１６
の各一方の入力端子に供給されている。アンド回
路１３およびオア回路１５は第１のゲートを為す
もので、上記オア回路１５の他方の入力端子に制
御信号ｘを、また上記アンド回路１３の他方の入
力端子にインバータ回路１７を介して反転された
上記制御信号を入力している。この第１のゲー
トにより第１のトライステートゲート１８が駆動
されている。一方、前記アンド回路１４およびオ
ア回路１６は第２のゲートを構成し、上記アンド
回路１４の他方の入力端子に前記制御信号ｘを、
またオア回路１６の他方の入力端子に前記インバ
ータ回路１７を介して反転された制御信号を入
力している。この第２のゲートの出力を受けて第
２のトライステートゲート１９が作動している。
１，１２は２段に縦続に接続されたインバータ回
路である。２段目のインバータ回路１２の出力は
コンデンサＣを介して１段目のインバータ回路１
１の入力抵抗RO端に帰還されると共に、次段の
アンド回路１３，１４およびオア回路１５，１６
の各一方の入力端子に供給されている。アンド回
路１３およびオア回路１５は第１のゲートを為す
もので、上記オア回路１５の他方の入力端子に制
御信号ｘを、また上記アンド回路１３の他方の入
力端子にインバータ回路１７を介して反転された
上記制御信号を入力している。この第１のゲー
トにより第１のトライステートゲート１８が駆動
されている。一方、前記アンド回路１４およびオ
ア回路１６は第２のゲートを構成し、上記アンド
回路１４の他方の入力端子に前記制御信号ｘを、
またオア回路１６の他方の入力端子に前記インバ
ータ回路１７を介して反転された制御信号を入
力している。この第２のゲートの出力を受けて第
２のトライステートゲート１９が作動している。
これらの第１および第２のトライステートゲー
ト１８，１９は、ＰチヤンネルMOSトランジス
タTr1およびＮチヤンネルMOSトランジスタTr2
を直列に接続して、その両端に駆動電圧VDDを印
加したもので、前記ゲートの出力によりON・
OFF動作する。そして第１のトライステートゲ
ート１８の出力であるMOSトランジスタTr1，
Tr2の接続点電圧がセンサ抵抗RXを介して前記入
力抵抗RO端に帰還されている。また第２のトラ
イステートゲート１９の出力は、基準抵抗RSを
介して前記入力抵抗RO端に帰還されている。尚、
上記センサ抵抗RXは温度に感応して抵抗値変化
を示すサーミスタ等のセンシング素子等からなる
ものである。
ト１８，１９は、ＰチヤンネルMOSトランジス
タTr1およびＮチヤンネルMOSトランジスタTr2
を直列に接続して、その両端に駆動電圧VDDを印
加したもので、前記ゲートの出力によりON・
OFF動作する。そして第１のトライステートゲ
ート１８の出力であるMOSトランジスタTr1，
Tr2の接続点電圧がセンサ抵抗RXを介して前記入
力抵抗RO端に帰還されている。また第２のトラ
イステートゲート１９の出力は、基準抵抗RSを
介して前記入力抵抗RO端に帰還されている。尚、
上記センサ抵抗RXは温度に感応して抵抗値変化
を示すサーミスタ等のセンシング素子等からなる
ものである。
さて、トライステートゲート１８，１９は、制
御信号の入力に応じて３種の出力態様をとること
は良く知られる通りである。簡単に説明すれば、
MOSトランジスタTr1，Tr2の片方だけがオン状
態となる２つのゲート状態、そしてMOSトラン
ジスタTr1，Tr2が共にオフ状態となるゲート状
態を取る。このMOSトランジスタTr1，Tr2が共
にオフ状態にあるとき、その出力インピーダンス
は極めて高くなり、回路接続が分離されたものと
看做すことができる。
御信号の入力に応じて３種の出力態様をとること
は良く知られる通りである。簡単に説明すれば、
MOSトランジスタTr1，Tr2の片方だけがオン状
態となる２つのゲート状態、そしてMOSトラン
ジスタTr1，Tr2が共にオフ状態となるゲート状
態を取る。このMOSトランジスタTr1，Tr2が共
にオフ状態にあるとき、その出力インピーダンス
は極めて高くなり、回路接続が分離されたものと
看做すことができる。
かくして今、制御信号ｘとして“０”を与えた
場合、アンド回路１３およびオア回路１５の出力
はインバータ回路１２の出力そのものとなり、こ
れが第１のトライステートゲート１８のMOSト
ランジスタTr1，Tr2にそれぞれ印加される。ま
たこのとき、アンド回路１４は常にオフ制御さ
れ、且つオア回路１６は無条件に“１”レベルを
出力することになるので、第２のトライステート
ゲート１９の各MOSトランジスタTr1，Tr2は共
にオフ動作することになる。この結果、トライス
テートゲート１９の出力インピーダンスが高くな
つてセンサ抵抗RXが実質的に発振回路ループよ
り切離される。そして、第１のトライステートゲ
ート１８は、インバータ回路１２の出力信号を受
けてインバータ動作し、その信号を反転して前記
基準抵抗RSを介して１段目のインバータ回路１
１に帰還することになる。逆に前記制御信号が
“１”なるとき、今度は第１のトライステートゲ
ート１８のMOSトランジスタTr1，Tr2が共にオ
フ動作して高出力インピーダンスとなるので、基
準抵抗RSが回路ループより実質的に切離される。
そして、インバータ回路１２の出力はアンド回路
１４、オア回路１６はそれぞれ介して第２のトラ
イステートゲート１９に与えられ、同トライステ
ートゲート１９により反転されたのち、センサ抵
抗RXを介して帰還される。
場合、アンド回路１３およびオア回路１５の出力
はインバータ回路１２の出力そのものとなり、こ
れが第１のトライステートゲート１８のMOSト
ランジスタTr1，Tr2にそれぞれ印加される。ま
たこのとき、アンド回路１４は常にオフ制御さ
れ、且つオア回路１６は無条件に“１”レベルを
出力することになるので、第２のトライステート
ゲート１９の各MOSトランジスタTr1，Tr2は共
にオフ動作することになる。この結果、トライス
テートゲート１９の出力インピーダンスが高くな
つてセンサ抵抗RXが実質的に発振回路ループよ
り切離される。そして、第１のトライステートゲ
ート１８は、インバータ回路１２の出力信号を受
けてインバータ動作し、その信号を反転して前記
基準抵抗RSを介して１段目のインバータ回路１
１に帰還することになる。逆に前記制御信号が
“１”なるとき、今度は第１のトライステートゲ
ート１８のMOSトランジスタTr1，Tr2が共にオ
フ動作して高出力インピーダンスとなるので、基
準抵抗RSが回路ループより実質的に切離される。
そして、インバータ回路１２の出力はアンド回路
１４、オア回路１６はそれぞれ介して第２のトラ
イステートゲート１９に与えられ、同トライステ
ートゲート１９により反転されたのち、センサ抵
抗RXを介して帰還される。
従つて、制御信号ｘによつてトライステートゲ
ート１８，１９を選択的に作動させ、他方の回路
ループを分離してセンサ抵抗RXあるいは基準抵
抗RSを選択的に介挿した発振回路ループを形成
することができる。しかもこのとき、トライステ
ートゲート１８，１９は第３図に示すようにイン
バータ回路２０として作用することになり、ここ
に３段のインバータによる発振回路ループが構成
されることになる。つまりトライステートゲート
１８，１９はインバータおよびスイツチ機能を同
時に呈するので、従来のように電子スイツチ素子
が回路ループに直列に挿入されることがなく、そ
のオン抵抗が問題となることもない。その上、回
路分離した他方の抵抗RS（RX）の漏れも問題とな
ることがないので、発振時定数を高精度に定める
ことが可能となる。
ート１８，１９を選択的に作動させ、他方の回路
ループを分離してセンサ抵抗RXあるいは基準抵
抗RSを選択的に介挿した発振回路ループを形成
することができる。しかもこのとき、トライステ
ートゲート１８，１９は第３図に示すようにイン
バータ回路２０として作用することになり、ここ
に３段のインバータによる発振回路ループが構成
されることになる。つまりトライステートゲート
１８，１９はインバータおよびスイツチ機能を同
時に呈するので、従来のように電子スイツチ素子
が回路ループに直列に挿入されることがなく、そ
のオン抵抗が問題となることもない。その上、回
路分離した他方の抵抗RS（RX）の漏れも問題とな
ることがないので、発振時定数を高精度に定める
ことが可能となる。
ところで、発振時定数に影響する要因の一つに
ゲートの遅れがある。この遅れは上記ゲートの浮
遊容量に依るものであり、その値を十分小さくす
ることはできるが、本質的に取除くことはできな
い。従つて、スイツチ作用を呈するゲートの構成
が重要な設計要素となる。この点本発明装置にあ
つては上述したようにトライステートゲート１
８，１９をインバータおよびスイツチ素子として
機能させるので、上述した不具合がなく、実用性
に優れている。また従来の電子スイツチ素子の如
き特性の所謂バラツキに左右されることもない。
故に回路設計を簡易に行うことができ、集積化に
際しても特に問題を招くことがない。
ゲートの遅れがある。この遅れは上記ゲートの浮
遊容量に依るものであり、その値を十分小さくす
ることはできるが、本質的に取除くことはできな
い。従つて、スイツチ作用を呈するゲートの構成
が重要な設計要素となる。この点本発明装置にあ
つては上述したようにトライステートゲート１
８，１９をインバータおよびスイツチ素子として
機能させるので、上述した不具合がなく、実用性
に優れている。また従来の電子スイツチ素子の如
き特性の所謂バラツキに左右されることもない。
故に回路設計を簡易に行うことができ、集積化に
際しても特に問題を招くことがない。
第４図は本発明の第２の実施例を示すもので、
前記アンド回路１３，１４に代えてナンド回路２
１，２２を、またオア回路１５，１６に代えてノ
アオア回路２３，２４を用い、且つインバータ回
路２５を一段追加して構成したものである。
前記アンド回路１３，１４に代えてナンド回路２
１，２２を、またオア回路１５，１６に代えてノ
アオア回路２３，２４を用い、且つインバータ回
路２５を一段追加して構成したものである。
このようにすればインバータ５段による発振回
路ループが構成されることになり、先の実施例と
同様な効果が奏せられる。
路ループが構成されることになり、先の実施例と
同様な効果が奏せられる。
さて、第５図は本発明に係るトライステートゲ
ート型発振回路を採用して構成された電子体温計
の概略構成図である。感温部３１は、センサ抵抗
RXに感温抵抗素子、基準抵抗RSに固定抵抗を採
用して構成されたもので、トライステートゲート
の選択スイツチング動作およびインバータ機能に
より、発振周波数X，Sなる信号を得るようにな
つている。この感温部３１の動作制御は制御部３
２により行われ、上記周波数X，Sの信号は演算
部３３に導かれている。この演算部３３において
基準発振周波数Sに対する感温発振周波数Xの比
較処理演算がなされ、測定温度に対応した信号が
求められ、表示部３４にて表示されている。
ート型発振回路を採用して構成された電子体温計
の概略構成図である。感温部３１は、センサ抵抗
RXに感温抵抗素子、基準抵抗RSに固定抵抗を採
用して構成されたもので、トライステートゲート
の選択スイツチング動作およびインバータ機能に
より、発振周波数X，Sなる信号を得るようにな
つている。この感温部３１の動作制御は制御部３
２により行われ、上記周波数X，Sの信号は演算
部３３に導かれている。この演算部３３において
基準発振周波数Sに対する感温発振周波数Xの比
較処理演算がなされ、測定温度に対応した信号が
求められ、表示部３４にて表示されている。
このように電子体温計に適用した場合には、微
妙な変化を示す体温を効果的に、且つ高精度に検
出することが可能となる。特にスイツチ素子のオ
ン抵抗による悪影響が生じないので、十分に信頼
性の高い温度検出を行い得る。また前記抵抗RX，
RSの値が小さい場合には、その効果を十分に引
出すことができ、絶大なる利点を奏する。これは
トライステートゲートによるスイツチング作用、
およびオン抵抗による悪影響の解消によつて得ら
れるものである。
妙な変化を示す体温を効果的に、且つ高精度に検
出することが可能となる。特にスイツチ素子のオ
ン抵抗による悪影響が生じないので、十分に信頼
性の高い温度検出を行い得る。また前記抵抗RX，
RSの値が小さい場合には、その効果を十分に引
出すことができ、絶大なる利点を奏する。これは
トライステートゲートによるスイツチング作用、
およびオン抵抗による悪影響の解消によつて得ら
れるものである。
尚、本発明は上記実施例に限定されるものでは
ない。例えば発振ループの構成や、そのループへ
の時定数素子の挿入位置は仕様に応じて定めれば
よいものである。また選択的に用いられる時定数
素子が３つ以上であつてもよく、この場合には各
時定数素子にそれぞれトライステートゲートを設
け、これらを選択的に付勢するように、その制御
ゲートを構成すればよい。要するに本発明はその
要旨を逸脱しない範囲で種種変形して実施するこ
とができる。
ない。例えば発振ループの構成や、そのループへ
の時定数素子の挿入位置は仕様に応じて定めれば
よいものである。また選択的に用いられる時定数
素子が３つ以上であつてもよく、この場合には各
時定数素子にそれぞれトライステートゲートを設
け、これらを選択的に付勢するように、その制御
ゲートを構成すればよい。要するに本発明はその
要旨を逸脱しない範囲で種種変形して実施するこ
とができる。
第１図は従来回路の一例を示す概略構成図、第
２図は本発明の一実施例を示す概略構成図、第３
図は実施例回路の等価回路図、第４図は本発明の
別の実施例を示す概略構成図、第５図は本発明回
路を組込んで構成された電子体温計の概略構成図
である。 １，２，３，１１，１２，１７，２５…インバ
ータ回路、１３，１４…アンド回路、１５，１６
…オア回路、１８，１９…トライステートゲー
ト、２１，２２…ナンド回路、２３，２４…ノア
回路、RO，RX，RS…抵抗、Ｃ…コンデンサ。
２図は本発明の一実施例を示す概略構成図、第３
図は実施例回路の等価回路図、第４図は本発明の
別の実施例を示す概略構成図、第５図は本発明回
路を組込んで構成された電子体温計の概略構成図
である。 １，２，３，１１，１２，１７，２５…インバ
ータ回路、１３，１４…アンド回路、１５，１６
…オア回路、１８，１９…トライステートゲー
ト、２１，２２…ナンド回路、２３，２４…ノア
回路、RO，RX，RS…抵抗、Ｃ…コンデンサ。
Claims (1)
- １ 複数のインバータを直列接続してなる発振回
路本体と、この発振回路本体の出力端に接続さ
れ、MOSトランジスタから形成されてインバー
タ動作するゲート状態とオフ状態の２種の状態が
選択的に選ばれる第１のトライステートゲート
と、前記発振回路本体の出力端に接続され、第１
のトライステートゲートとは逆の状態が選択され
る第２のトライステートゲートと、第１のトライ
ステートゲートと発振回路本体の入力端との間に
挿入された温度センシング抵抗素子と、第２のト
ライステートゲートと発振回路本体の入力端との
間に挿入された基準抵抗素子とを具備したことを
特徴とするトライステートゲート型発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55115073A JPS5739616A (en) | 1980-08-21 | 1980-08-21 | Tristate gate type oscillation circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55115073A JPS5739616A (en) | 1980-08-21 | 1980-08-21 | Tristate gate type oscillation circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5739616A JPS5739616A (en) | 1982-03-04 |
| JPH0421369B2 true JPH0421369B2 (ja) | 1992-04-09 |
Family
ID=14653498
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55115073A Granted JPS5739616A (en) | 1980-08-21 | 1980-08-21 | Tristate gate type oscillation circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5739616A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58209153A (ja) * | 1982-05-31 | 1983-12-06 | Nec Corp | 半導体集積回路装置 |
| JPS5986017U (ja) * | 1982-11-29 | 1984-06-11 | 三洋電機株式会社 | 信号周波数変換装置 |
| JPH0332114Y2 (ja) * | 1984-11-02 | 1991-07-08 | ||
| JPS62171302A (ja) * | 1986-01-24 | 1987-07-28 | Nec Corp | 発振装置 |
| JP2010154449A (ja) * | 2008-12-26 | 2010-07-08 | Seiko Epson Corp | 発振回路、集積回路装置及び電子機器 |
| JP5782880B2 (ja) * | 2011-07-13 | 2015-09-24 | セイコーエプソン株式会社 | 抵抗周波数変換回路及び電子機器 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4875139A (ja) * | 1972-01-10 | 1973-10-09 |
-
1980
- 1980-08-21 JP JP55115073A patent/JPS5739616A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4875139A (ja) * | 1972-01-10 | 1973-10-09 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5739616A (en) | 1982-03-04 |
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