JPH0421223B2 - - Google Patents
Info
- Publication number
- JPH0421223B2 JPH0421223B2 JP57011386A JP1138682A JPH0421223B2 JP H0421223 B2 JPH0421223 B2 JP H0421223B2 JP 57011386 A JP57011386 A JP 57011386A JP 1138682 A JP1138682 A JP 1138682A JP H0421223 B2 JPH0421223 B2 JP H0421223B2
- Authority
- JP
- Japan
- Prior art keywords
- page
- bank
- pages
- main memory
- pointer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000000034 method Methods 0.000 claims description 23
- 230000010365 information processing Effects 0.000 claims description 2
- 238000010926 purge Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】
本発明は、ページング方式の仮想記憶方式にお
けるページリプレースメント方式に関するもので
ある。
けるページリプレースメント方式に関するもので
ある。
ページング方式の仮想記憶方式ではプログラム
の実行において順次必要になつたページをバツキ
ングストアから主記憶にロードしたうえでプログ
ラムが実行される。このとき、必要になつたペー
ジを主記憶上にロードするためには、一般には既
に主記憶上にロードされているページを主記憶か
ら追出し、スペースを作る必要がある。必要なペ
ージが主記憶上に存在しらいとき(以下ページフ
オルトと呼ぶ)これをロードすべき場所を決定す
る方法としていくつかの方式が提案されている。
の実行において順次必要になつたページをバツキ
ングストアから主記憶にロードしたうえでプログ
ラムが実行される。このとき、必要になつたペー
ジを主記憶上にロードするためには、一般には既
に主記憶上にロードされているページを主記憶か
ら追出し、スペースを作る必要がある。必要なペ
ージが主記憶上に存在しらいとき(以下ページフ
オルトと呼ぶ)これをロードすべき場所を決定す
る方法としていくつかの方式が提案されている。
例えば、一般的に最も優れた方式と言われてい
るLRU方式は、最も長い間アクセスの行われな
かつたページを追出そうとするもので、これを実
現するためには各主記憶アクセス毎に、主記憶上
のページのアクセス順序を保持/更新する必要が
あり、実際的ではない。
るLRU方式は、最も長い間アクセスの行われな
かつたページを追出そうとするもので、これを実
現するためには各主記憶アクセス毎に、主記憶上
のページのアクセス順序を保持/更新する必要が
あり、実際的ではない。
また、FIFO方式は、ページのアクセスの行わ
れ方にかゝわらず最も古く主記憶にロードしたペ
ージを追出すもので、これを管理するには単に一
個のポインタを保持するだけでよいので実現が容
易である反面、ページの使用状況を考慮していな
いために主記憶上で必要なページが見い出される
確率(ヒツト率)を高くできず、このために情報
処理システムの性能が向上しないという欠点があ
つた。
れ方にかゝわらず最も古く主記憶にロードしたペ
ージを追出すもので、これを管理するには単に一
個のポインタを保持するだけでよいので実現が容
易である反面、ページの使用状況を考慮していな
いために主記憶上で必要なページが見い出される
確率(ヒツト率)を高くできず、このために情報
処理システムの性能が向上しないという欠点があ
つた。
本発明は主記憶を複数個のバンクに分離し、ペ
ージフオルトに際しては、まずリプレースすべき
ページを含むバンクを選択し、次にバンク内でペ
ージの使用状況を考慮したFIFO方式により、追
出すべきページを決定しようとするものである。
ージフオルトに際しては、まずリプレースすべき
ページを含むバンクを選択し、次にバンク内でペ
ージの使用状況を考慮したFIFO方式により、追
出すべきページを決定しようとするものである。
即ち、バンク内では最も古く主記憶にロードさ
れ、かつ使用されていないページを追出して対象
として選択することにより単なるFIFO方式とに
比べて使用中のページが追出されにくくするとと
もにあるページフオルト時において特定のバンク
を選択し、ページの選択はこのバンク内に限定し
て行なうことにより追出しページの選択のための
処理時間を短くしている。
れ、かつ使用されていないページを追出して対象
として選択することにより単なるFIFO方式とに
比べて使用中のページが追出されにくくするとと
もにあるページフオルト時において特定のバンク
を選択し、ページの選択はこのバンク内に限定し
て行なうことにより追出しページの選択のための
処理時間を短くしている。
バンク間ではFIFO方式をとることにより、リ
プレースすべきページの選ばれるバンクを分散さ
せている。
プレースすべきページの選ばれるバンクを分散さ
せている。
この方式においては、ページの使用情報として
は単に、アクセスの有無を示す使用ビツトを各ペ
ージ対応に設けるだけでよく、かつリプレースす
べきページの選択においても次に追出すべきペー
ジを含むバンクに関する情報および各バンクにお
いて次にサーチすべきページに関する情報を保持
するだけでよいために管理のためのハードウエア
オーバーヘツドが少なくて済むという長所があり
本発明によれば少ない管理オーバーヘツドで高速
処理が可能でかつ高いヒツト率を達成するページ
リプレースメント方式が実現できる。
は単に、アクセスの有無を示す使用ビツトを各ペ
ージ対応に設けるだけでよく、かつリプレースす
べきページの選択においても次に追出すべきペー
ジを含むバンクに関する情報および各バンクにお
いて次にサーチすべきページに関する情報を保持
するだけでよいために管理のためのハードウエア
オーバーヘツドが少なくて済むという長所があり
本発明によれば少ない管理オーバーヘツドで高速
処理が可能でかつ高いヒツト率を達成するページ
リプレースメント方式が実現できる。
従つて、本発明の目的は少ない管理ハードウエ
アオーバーヘツドで、かつ短い処理時間でリプレ
ースすべきページが決定でき、かつ比較的高いヒ
ツト率を実現するページリプレースメント方式を
提供することにある。
アオーバーヘツドで、かつ短い処理時間でリプレ
ースすべきページが決定でき、かつ比較的高いヒ
ツト率を実現するページリプレースメント方式を
提供することにある。
次に、図により本発明の一実施例を説明する。
図は本発明の一実施例を示すブロツク図であ
る。
る。
本実施例においては32ページが1バンクを構成
し、主記憶は最大8Kページ(256バンク)からな
るとしている。図に示した例では最大8Kページ
のうち、1Kページ(32バンク)のみが実装され
ているとしている。
し、主記憶は最大8Kページ(256バンク)からな
るとしている。図に示した例では最大8Kページ
のうち、1Kページ(32バンク)のみが実装され
ているとしている。
リプレースすべきページをサーチすべきバンク
を選択するためにバンクポインタ1が用意され
る。
を選択するためにバンクポインタ1が用意され
る。
これは8ビツトのカウンタ機能を持つレジスタ
である。また、バンクカウンタが実装されている
主記憶のバンクのみを示すように制御するために
主記憶のサイズレジスタ2が設けられ、このレジ
スタ2とバンクポインタ1との出力は比較回路3
に接続されている。
である。また、バンクカウンタが実装されている
主記憶のバンクのみを示すように制御するために
主記憶のサイズレジスタ2が設けられ、このレジ
スタ2とバンクポインタ1との出力は比較回路3
に接続されている。
また、各バンクにおけるポインタを保持するた
めに、各バンク対応のエントリーを持つバンク内
ボインタテーブルが設けられる。
めに、各バンク対応のエントリーを持つバンク内
ボインタテーブルが設けられる。
このポインタテーブル4はバンクポインタで指
定されたバンクをアドレスとして読出し/書込み
ができる。バンク内ポインタテーブル4の出力は
ページポインタ5の入力に接続されている。ペー
ジポインタは5ビツトのカウンタ機能をもつレジ
スタでその出力はポインタテーブル4に印加され
ている。
定されたバンクをアドレスとして読出し/書込み
ができる。バンク内ポインタテーブル4の出力は
ページポインタ5の入力に接続されている。ペー
ジポインタは5ビツトのカウンタ機能をもつレジ
スタでその出力はポインタテーブル4に印加され
ている。
また、各ページの使用状況を保持するために、
各ベージ対応に1ビツトの使用ビツトを持つ使用
ビツトテーブル6が設けられる。プロセツサ(図
示せず)から主記憶のページに対するアクセスが
あつた時点で、アクセスのあつたページに対応す
るビツトがセツトされるように構成されている。
各ベージ対応に1ビツトの使用ビツトを持つ使用
ビツトテーブル6が設けられる。プロセツサ(図
示せず)から主記憶のページに対するアクセスが
あつた時点で、アクセスのあつたページに対応す
るビツトがセツトされるように構成されている。
使用ビツトテーブル6はCPUからの書込み以
外に前記のバンクポインタ1およびページポイン
タ5の出力により指定されるページアドレスに対
して書込み・読出しができるように構成されてい
る。このバンクポインタ1およびページポインタ
5で指定されるページアドレスはページアドレス
レジスタ8にも印加されている。
外に前記のバンクポインタ1およびページポイン
タ5の出力により指定されるページアドレスに対
して書込み・読出しができるように構成されてい
る。このバンクポインタ1およびページポインタ
5で指定されるページアドレスはページアドレス
レジスタ8にも印加されている。
次に、本発明の一実施例の動作を説明する。
プロセツサからの主記憶へのアクセス要求に際
してページフオルトが検出されたとき、ページフ
オルト処理部(図示せず)が起動され、こゝでリ
プレースすべきページの決定のため次の動作が行
われる。
してページフオルトが検出されたとき、ページフ
オルト処理部(図示せず)が起動され、こゝでリ
プレースすべきページの決定のため次の動作が行
われる。
まず、バンクポインタ1の内容をアドレスとし
てバンク内ポインタテーブル4が読出され、この
内容がページポインタ5にセツトされる。
てバンク内ポインタテーブル4が読出され、この
内容がページポインタ5にセツトされる。
次に、バンクカウンタおよびページポインタ5
の値をアドレスとして使用ビツトテーブル6を使
用しビツトレジスタ7に読出し、この値が0なら
ばこのバンクポインタおよびページポインタの値
が追出すべきページのアドレスとしてベージアド
レスレジスタ8にセツトするとともに次の処理も
行う。即ち、ページポインタをカウントアツプ
し、この結果をポインタテーブル2に書込み、こ
の後バンクポインタをカウントアツプする。この
とき比較回路3によりバンクポインタ1の値がサ
イズレジスタ2の値よりも大であることを検出し
た場合にはバンクポインタが0にリセツトされ
る。
の値をアドレスとして使用ビツトテーブル6を使
用しビツトレジスタ7に読出し、この値が0なら
ばこのバンクポインタおよびページポインタの値
が追出すべきページのアドレスとしてベージアド
レスレジスタ8にセツトするとともに次の処理も
行う。即ち、ページポインタをカウントアツプ
し、この結果をポインタテーブル2に書込み、こ
の後バンクポインタをカウントアツプする。この
とき比較回路3によりバンクポインタ1の値がサ
イズレジスタ2の値よりも大であることを検出し
た場合にはバンクポインタが0にリセツトされ
る。
使用ビツトレジスタ7の値が1の場合にはこれ
を0にして使用ビツトテーブルにこの値を書き戻
すとともに、ページポインタをカウントアツプし
バンク内の次のページについて使用ビツトが0の
ページが見つかるまで前記の処理を行う。
を0にして使用ビツトテーブルにこの値を書き戻
すとともに、ページポインタをカウントアツプし
バンク内の次のページについて使用ビツトが0の
ページが見つかるまで前記の処理を行う。
なお、サイズレジスタ2にはプロセツサの初期
化の時点で主記憶のサイズ即ち32(バンク)がセ
ツトされているものとする。
化の時点で主記憶のサイズ即ち32(バンク)がセ
ツトされているものとする。
以下本発明の一実施例について、その構成及び
動作を説明したが、先に示すように本発明の主旨
はバンク間ではFIFO方式、バンク内では使用ビ
ツトを考慮したFIFO方式を採用することにより
少ない管理ハードウエアでかつ短い処理時間でリ
プレースすべきページが決定でき、しかも比較的
高いヒツト率を実現できるページリプレースメン
ト方式を提供することにあり、説明の簡単のた
め、本実施例の主旨に直接関係のない部分につい
ては説明を省略してあるが、ページフオルト時に
おけるリプレースすべきページが決定された後で
の具体的処理、あるいは各ページ対応の使用ビツ
トのセツトの方法等は従来知られている方法によ
り実現されているものである。
動作を説明したが、先に示すように本発明の主旨
はバンク間ではFIFO方式、バンク内では使用ビ
ツトを考慮したFIFO方式を採用することにより
少ない管理ハードウエアでかつ短い処理時間でリ
プレースすべきページが決定でき、しかも比較的
高いヒツト率を実現できるページリプレースメン
ト方式を提供することにあり、説明の簡単のた
め、本実施例の主旨に直接関係のない部分につい
ては説明を省略してあるが、ページフオルト時に
おけるリプレースすべきページが決定された後で
の具体的処理、あるいは各ページ対応の使用ビツ
トのセツトの方法等は従来知られている方法によ
り実現されているものである。
また、本実施例においては、バンクポインタ、
ページポインタ等は専用のレジスタにより実現さ
れ、かつ専用の制御回路により前述の動作が実現
されているとしているが、必ずしもこのようにす
る必要はなく、主記憶上のテーブルあるいは主記
憶上のプログラムにより本リプレースメント方式
を実現することも可能である。
ページポインタ等は専用のレジスタにより実現さ
れ、かつ専用の制御回路により前述の動作が実現
されているとしているが、必ずしもこのようにす
る必要はなく、主記憶上のテーブルあるいは主記
憶上のプログラムにより本リプレースメント方式
を実現することも可能である。
図は本発明の一実施例を示すブロツク図であ
る。 図において、1はバンクポインタ、2はサイズ
レジスタ、3は比較回路、4はバンク内ポインタ
テーブル、5はページポインタ、6は使用ビツト
テーブル、7は使用ビツトレジスタ、8はページ
アドレスレジスタを示す。
る。 図において、1はバンクポインタ、2はサイズ
レジスタ、3は比較回路、4はバンク内ポインタ
テーブル、5はページポインタ、6は使用ビツト
テーブル、7は使用ビツトレジスタ、8はページ
アドレスレジスタを示す。
Claims (1)
- 1 ページングによる仮想記憶方式を用いた情報
処理装置において、主記憶上の各ページに対する
アクセスの有無に関する情報を保持する第1の手
段と、主記憶上のバンクを順次指示する第2の手
段と、主記憶上の各バンクにおけるバンク内のペ
ージの各時点における検索位置を示す情報を保持
する第3の手段とを持ち、ページフオルトに際し
て前記第2の手段により指定されたバンクにおい
て前記第3の手段により指定された検索位置か
ら、順次対応するページに対するアクセスの有無
に関する情報を第3の手段により検索し、アクセ
スがあると示されているページに対してはこれを
アクセスがないとする情報に置換し、前記検索位
置を順次進めながら、最初にアクセスがないと検
出されたページをリプレースの対象と決定すると
ともに、前記検索位置および前記第2の手段にお
けるバンクの位置を進めることにより、バンク間
ではFIFO方式で、バンク内では使用ビツトを考
慮したFIFO方式で追出すべきページを決定する
ページリプレースメント方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57011386A JPS58128080A (ja) | 1982-01-27 | 1982-01-27 | ペ−ジリプレ−スメント方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57011386A JPS58128080A (ja) | 1982-01-27 | 1982-01-27 | ペ−ジリプレ−スメント方式 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS58128080A JPS58128080A (ja) | 1983-07-30 |
JPH0421223B2 true JPH0421223B2 (ja) | 1992-04-09 |
Family
ID=11776565
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57011386A Granted JPS58128080A (ja) | 1982-01-27 | 1982-01-27 | ペ−ジリプレ−スメント方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58128080A (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0614325B2 (ja) * | 1984-02-02 | 1994-02-23 | 日本電気株式会社 | リプレ−スメント方式 |
-
1982
- 1982-01-27 JP JP57011386A patent/JPS58128080A/ja active Granted
Also Published As
Publication number | Publication date |
---|---|
JPS58128080A (ja) | 1983-07-30 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5450564A (en) | Method and apparatus for cache memory access with separate fetch and store queues | |
EP0407119A2 (en) | Apparatus and method for reading, writing and refreshing memory with direct virtual or physical access | |
GB2251102A (en) | Translation lookaside buffer | |
EP0139407B1 (en) | Data select match | |
US6378059B1 (en) | Virtual storage for dynamically changing a size of a virtual page | |
US6470425B1 (en) | Cache line replacement threshold based on sequential hits or misses | |
US6823426B2 (en) | System and method of data replacement in cache ways | |
EP0519685A1 (en) | Address translation | |
US4445191A (en) | Data word handling enhancement in a page oriented named-data hierarchical memory system | |
EP0173909A2 (en) | Look-aside buffer least recently used marker controller | |
US11836092B2 (en) | Non-volatile storage controller with partial logical-to-physical (L2P) address translation table | |
JPH0421223B2 (ja) | ||
EP0502211A1 (en) | System equipped with processor and method of converting addresses in said system | |
US4424564A (en) | Data processing system providing dual storage of reference bits | |
KR870011534A (ko) | 가상 메모리 어드레싱을 채택한 데이타 처리시스템에서의 페이지 프레임 교체장치 및 방법 | |
US7181587B1 (en) | Mapping an arbitrary number of contiguous memory pages at an arbitrary alignment | |
EP0437558B1 (en) | Computer with cache | |
JP2583403B2 (ja) | バッキングストア管理方式 | |
EP0346918A2 (en) | Device for cache buffer management | |
JP2636746B2 (ja) | 入出力キャッシュ | |
JPH1055308A (ja) | キャッシュメモリ | |
JPH03250345A (ja) | キャッシュメモリ制御回路 | |
JPH04242431A (ja) | 情報処理装置 | |
Theaker et al. | Memory Management—Paging Systems | |
JPH01223544A (ja) | データ処理システムにおけるページ管理処理方式 |